JPH0326114A - 乗算剰余演算器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （発明の属する技術分野） 本発明は、二つの正数（Ａ，Ｂ）の乗算値Ａ・Ｂの他の
正数Ｎを法とする剰余（Ｎで除した時の剰余、〔Ａ−Ｂ
〕ｍｏｄＮと表す）を求める（以下、この演算を乗算剰
余演算という）乗算剰余演算器に関するものである。

（従来技術とその問題点） 上記に示した乗算剰余演算は、符号理論や暗号理論の符
復号処理における要素演算に用いられている。

このような乗算剰余演算を実現する従来の方法では、乗
算に供される２つの正数Ａ，Ｂのうち、Ａの２進値表現
を下式 Ｂをシフトレジスタに格納し、左へ１ビットシフト（２
倍演算）する毎に、その結果が法の正数Ｎより大きい場
合にのみＮを減ずるという処理によって（２）弐右辺の
〔２“・Ｂ　）　ｍｏｄＮを逐次算出する。

手順■： ａｋ一”１”のとき、過去の累算値 （但しｌはＡの２進値上のビット数） で定義すると、Ａｃ！：Ｂとの乗算剰余値（Ａ−Ｂ）ｆ
ｆｉｏｄ　Ｎは下式 を求める。

手順■： 上記手順■で求めた結果が法の正数Ｎより大きい場合に
のみ、Ｎを滅じて となることに着目し、概略、次の処理手順により演算を
実行している。

手順■： 上記手順■〜■の処理を正数八の２進値表現上の最下位
ビッ｝　（ＬＳＢ　；　ａｏ）から順に最上位ビノト（
Ｍ　Ｓ　Ｂ　；　ａ　ｘ−＋　）までｌ回実１〒するこ
とにより、（Ａ　−　Ｂ　）　ｍｏｄＮを求めることが
できる。

これらの手順を実行する従来の乗算剰余演算器の一構成
例を第２図に示す。図において、２０１は前記〔２１・
Ｂ　）　ｍｏｄＮを格納する補助レジスタ、２０２は加
算器で、上記補助レジスタ２０１の出力を左へ１ビット
シフトし、ＬＳＢとして“Ｏ”を追加することによって
等価的に２倍演算を施した値を一方の入力とし、法の正
数Ｎの２の補数値一Ｎを他方の入力とすることにより補
助レジスタ２０１の出力値の２倍値からＮを減じた値を
出力する。

２０３は切替器で、加算器２０２の出力のＭＳＢにより
加算器２０２の出力が負（Ｍ　Ｓ　Ｂ　＝“１”）のと
きは上記補助レジスタ２０１の出力の２倍値を、また、
正（ＭＳＢ＝“０”）のときは上記２倍値からＮを減じ
た加算器２０２の出力をそれぞれ切替えて、前記補助レ
ジスタ２０１に入力する。２０４は、八の２進値の各桁
ａｉに従って前記手順■に示した累算値 を格納する累算値レジスタである．２０５．　２０６は
加Ｘ器で、２０５は累算値レジスタ２０４の出力値と前
記補助レジスタ２０１の出力値とを加算し、手順■に示
した新たな累算値を出力する。一方、加算器２０６は加
算器２０２と同様、加算器２０５の出力を一方の入力と
し、法の正数Ｎの２の補数値一Ｎを他方の入力とするこ
とにより、加算器２０５の出力値からＮを減じた値を出
力する。２０７は切替器２０３と同様の切替器で、加算
器２０６の出力のＭＳＢにより加算器２０６の出力が負
（ＭＳＢ＝“１”）のときは加算器２０５の出力値を、
また、正（Ｍ．ＳＢ一“０″）のときは加算器２０５の
出力からＮを減じた２０６の出力を、それぞれ切替えて
、前記累算値レジスタ２０４へ入力する。なお、累算値
レジスタ２０４は前記２０５，　２０７．　２０４の一
巡のループ演算毎にａｉを入力し、ａｉ一“１”のとき
のみ切替器２０７の出力を格納するものとする。

以上の構或において、第２図の一点鎖線で囲まれたブロ
ック２０８の部分は前記の手順■の処理を実行し、ブロ
ック２０９の部分は手順■および■を実行しており、そ
れぞれｉ回実行を繰り返したとき、累算値レジスタ２０
４には乗算剰余値（Ａ−Ｂ〕ｍｏｄＮが格納されること
になる。

以上が、従来の方法に基づく構成の一例であるが、しか
しながら、このような構或においては、各々、同規模の
加（減）算器が３個、切替器が２個、補助レジスタと累
算値レジスタとがそれぞれ個別にｌ個必要となり、回路
規模が大きくなる。

また、加算器２０５と２０６は縦続接続されており、互
いに並列に実行できないため、処理速度が低下する等の
欠点がある。

後者の不具合を解消する従来の他の方法として、第２図
のブロック２０Ｂにおいて、補助レジスタ２０ｌを第１
の補助レジスタとし、その出力値の２倍値２Ｘ　（２’
・Ｂ　）　ｏ＋ｏｄＮ　（非負値）のＮを法とする算術
系で等価な負値（例えば２Ｘ　（２’・Ｂ〕ｌＩｌＯｄ
Ｎ４Ｎ）を得るための加算器と第２の補助レジスタを追
加するとともに、ブロック２０９においては、加算器２
０６と切替器２０７によるＮを法とする剰余演算を省略
し、累算値レジスタ２０４と加算器２０５による累算結
果の絶対値が常に所定の上限値を超えないように上記第
１および第２の補助レジスタ出力のいずれか一方を切替
えて加算器２０５へ供給するという構或がある。

この構成によれば、加算器２０５と２０６の縦続接続は
解消されるので高速化は可能となるが、必要とする加算
器，切替器の総数は第２図の構或と同じであり、加えて
上記負値を記憶保持する第２の補助レジスタが増設され
るために、回路規模は増大してしまうという欠点がある
。

（発明の目的） 本発明の目的は、前記従来の乗算剰余演算器において生
ずる回路規模や処理速度上の問題を緩和し、比較的小規
模で高速な乗算剰余演算器を提供することにある。

（発明の構戒および作用） 〔構　或〕 第１図は本発明の実施例を示す一構戒例図である。図に
おいて、１０１はそれぞれ（ｎ＋１）ビット（ｎは法の
正数Ｎの２進値表現上の有効桁数）の数値αｉを累算値
として格納する累算値レジス？であって、αｉ１はその
格納された値の記憶保持出力である。１０２は上記累算
値レジスタ１０１の出力αｉ＋１を左へ１ビットシフト
し、ＬＳＢとして“０”を追加することによって等価的
に２倍演算を施した値２αｉ．１の上位ｍビット（但し
、ｎ〉ｍ≧２）の威分β■と乗算に供せられる一方の正
数Ａの２進値表現上の各桁ａｉとを入力し、次式により
予め計算されたｎビットの値δ．、すなわち δ．　＝　（　２　ｎ＋Ｚ−ｍ　・β，＋　ａ　１−Ｂ
　）　ｍｏｄＮ　・−（３）（但しＢは乗算に供せられ
る他方の正数）を逐次出力するメモリであって、その規
模は２　ａｌｌワード（１ワード当たりｎビット）であ
る。１０３は加算器で、前記２αｉ＋１の下位（ｎ＋２
−ｍ）ビットの或分ｒ＝　と上記δ．とを入力しこれら
を加算した（ｎ＋１）ビットの値を前記αｉとして累算
値レジスタ１０１の入力へ供給する。１０４は、累算値
レジスタ１０１に得られる最終の累算値のＮを法とする
剰余値を求める剰余演算器であって、加算器，切替器等
を用いて構成される。

〔作　用］ 第１図の構或例図に基づく本発明の作用を、数式を用い
て次に説明する。

まず、第ｌ図の構成における各出力値α，．１，αｉβ
、，γ．，δ．の間には次式による関係が戒立している
。

２α，，，　＝　２　″＋ｚ−ｔ″・β１＋γ１・・・
・（４）αｉ＝γ，＋δ．　　　　　・・・・（５）（
５）式に（４）式と（３）式を代入し、γ、，δ、を消
去すると、下弐を得る。

α、−２αｉ＋１　　　２ｎ＋２−・．β８＋　〔２ｌ
１＋２１・β，＋　ａ　１−Ｂ　］ｍｏｄＮ　　・−（
６）よって、αｉのＮを法とする剰余値〔αＨ〕ｍｏｄ
Ｎは、（６）式より、 ［　α４］　ｍｏｄＮ−［：２　ａＨ．，＋　ａ　．・
Ｂ　）　ｍｏｄＮ　　−−−Ｃ１）となる。

一方、算出目標である乗算剰余値［：Ａ−Ｂ〕ｍｏｄＮ
は、（１）式より、一般に、 ？　（２　（　−−２　（２ａｚ−＋−Ｂ　＋　ａ　ｚ
−ｚ・Ｂ　）　＋ａｏ。

＋ａｚ．−　Ｂ）　ａｏａｎ＋．．．−〕ｍｏｄＮ＋ａ
ｏ−Ｂ〕ｍｏｄＮ　・−（８）と表すことができること
から、今、数列Ｃ　ｌ−　１　＋Ｃｚ−２＋・−，Ｃ■
，・−ＩｃＩＩｃｏを次式で定義すると、（８）式と（
９−１）〜（９−５）式によりＣｏ　　＝　（Ａ　゜Ｂ
　）　ｍｏｄＮ　　・・・・・（１０）が或り立つ。こ
こで前記（７）式と（９−３）式とを比較すると、αｉ
とＣｉは次式 〔α＝　’Ｊ　ｍｏｄＮ　＝Ｃ　ｔ　　　　・・・・・
（１１）で与えられる関係にあり、両者はＮを法とする
代数系で等価である。

以上から、第１図に示した本発明の構或例において、Ａ
の最上位桁ａＺ−１から順に下位側へ向かってａ、が１
ビット毎にメモリ１０２に供給される度に、加算器１０
３から得られる累算値α曇を累算値レジスタ１０１へ格
納するという演算を乏回繰り返すことにより最終的に加
算器１．０３の出力に得られるα。は、Ｎ法とする代数
系において、〔Ａ・Ｂ　）　＋ｓｏｄＮと等価となるこ
とがわかる。

なお、加算器１０３の出力αｉはｎ＋１ビットであり、
Ｎ（≧２″−’）の有効桁ｎビットよりｌビットだけ大
きいので、α。の値域は次式で示される。

０≦α。〈２１１≦４Ｎ　　　・・・・・（ｌ１）従っ
て、α。が得られたとき、α０から高々３Ｎを減ずる補
正操作を剰余演算器１０４を用いて最後に実行すること
により、目標とする（Ａ−Ｂ〕ｍｏｄＮが求められるこ
とがわかる。

ちなみに、メモリ１０２への入力β，の桁数ｍをｍ＝３
に設定した場合は、γ，の桁数が（ｎ−１）ビットとな
り、その値域が、 γ，＜２″−１≦Ｎ　　　・・・・（ｌ２）となるため
、（３）式，（５）式より αｉ＜２Ｎ ・・・・（１３） となり、剰余演算器１０４による補正操作は高々１回Ｎ
を減ずるのみでよく、このときのメモリ１０２の規模は
２′″＋１＝１６ワード（ｎビット／ワード）構或とな
る。

（発明の効果） 以上詳細に説明したように、本発明によれば、各々１個
のメモリ，加算器およびレジスタで実現できるので回路
規模が比較的に小さい。また、処理速度に最も影響を与
える加算器はｌ個であるため従来の高速の構或例と比べ
同等以上の処理速度を達或することができる等の利点が
ある。

【図面の簡単な説明】

第ｌ図は本発明の実施例を示す構或例図、第２図は従来
の乗算剰余演算器の一構或例図である。 １０１・・・累算値レジスタ、　１０２・・・メモリ、
１０３・・・加算器、　１０４・・・剰余演算器、２０
１・・・補助レジスタ、　２０２，　２０５，　２０６
・・・加算器、２０３，　２０７・・・切替器、２０４
・・・累算値レジスタ、２０８．　２０９・・・演算ブ
ロック。

Claims (1)

1. 【特許請求の範囲】 ２つの正数Ａ、Ｂの乗算値Ａ・Ｂの他の正数Ｎを法とす
   る剰余を求めるにあたってＡ、Ｎの２進値表現上の有効
   桁数をそれぞれｌ、ｎ（自然数）とするとき、 （ｎ＋１）ビットの数値α＿ｉを累算値として格納する
   累算値レジスタと、 該累算値レジスタの（ｎ＋１）ビットの記憶保持出力α
   ＿ｉ＿＋＿１の２倍値２α＿ｉ＿＋＿１の上位ｍビット
   （ｍは２以上の自然数）の成分β＿ｉと上記Ａの２進値
   表現上の各桁ａ＿ｉ（ｉ＝ｌ−１（最上位）〜０（最下
   位））とを入力し、次式 δ＿ｉ＝〔２＾ｎ＾＋＾２＾−＾ｍ・β＿ｉ＋ａ＿ｉ・
   Ｂ〕ｍｏｄＮで与えられるｎビットの値δ＿ｉを出力す
   るメモリ前記２α＿ｉ＿＋＿１の下位（ｎ＋２−ｍ）ビ
   ットの成分γ＿ｉと上記δ＿ｉとを加算しその出力値を
   前記累算値α＿ｉとして前記累算値レジスタへ入力する
   加算器と、 前記累算値レジスタに得られる最終の累算値のＮを法と
   する剰余値を求める剰余演算器とを備えて、 前記Ａの最上位桁ａ＿ｌ＿−＿１から順に下位側へ向か
   ってａ＿ｉが１ビット毎に前記メモリに供給される度に
   前記加算器から得られる累算値α＿ｉを前記累算値レジ
   スタに格納する演算をｌ回繰り返すことにより、前記剰
   余演算器上に前記乗算値Ａ・ＢのＮを法とする剰余値が
   得られるように構成した乗算剰余演算器。