JPS6240818A - スイツチ回路 - Google Patents
スイツチ回路Info
- Publication number
- JPS6240818A JPS6240818A JP18040485A JP18040485A JPS6240818A JP S6240818 A JPS6240818 A JP S6240818A JP 18040485 A JP18040485 A JP 18040485A JP 18040485 A JP18040485 A JP 18040485A JP S6240818 A JPS6240818 A JP S6240818A
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- JP
- Japan
- Prior art keywords
- switch
- time constant
- output
- circuit
- outputs
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
スイッチ回路であって、その出力をＴ Ｔ Ｌ出力に変
更する場合にポジションより多くの出力が得られるよう
にしたものである。
更する場合にポジションより多くの出力が得られるよう
にしたものである。
本発明は、スイッチ回路に関する。
ディジタル回路においては、モード切換や折り返し動作
を行う必要がある。
を行う必要がある。
この場合、１つのスイッチで複数個の出方を得るスイッ
チ回路を実現せねばならない。
チ回路を実現せねばならない。
本発明は、かかるスイッチ出力をＴＴＩ、出力に変換す
る場合のスイッチ回路に関する。
る場合のスイッチ回路に関する。
〔従来の技術及び発明が解決しようとする問題点〕従来
のスイッチ回路としては、第４図と第５図に示すように
、代表例として２つ考えられる。
のスイッチ回路としては、第４図と第５図に示すように
、代表例として２つ考えられる。
第４図はオイーオフ形スイッチ１ｏを有するスイッチ回
路、第５図はオン−オフ７オン形スイソチ２０を有する
スイッチ回路である。第４図と第５図においてイー５
（ｖ〕は電源電圧、１３と１４゜２３と２４は抵抗、１
１と１２．２１と２２はインバータである。
路、第５図はオン−オフ７オン形スイソチ２０を有する
スイッチ回路である。第４図と第５図においてイー５
（ｖ〕は電源電圧、１３と１４゜２３と２４は抵抗、１
１と１２．２１と２２はインバータである。
第４図のスイッチ回路において、中点Ｉを上方接点１０
２に接続させた場合（ｔ、Ｊ ）と下方接点＋０３に接
続させた場合（Ｄ）の真理値表を第１表に、第５図のス
イッチ回路において、中点２０１を上方接点２０２に接
続させた場合（Ｕ）、ニュートラルの位置にある場合（
Ｎ＞及び下方接点２０３に接続させた場合（Ｉ〕）の真
理値表を第２表にそれぞれ掲げである。
２に接続させた場合（ｔ、Ｊ ）と下方接点＋０３に接
続させた場合（Ｄ）の真理値表を第１表に、第５図のス
イッチ回路において、中点２０１を上方接点２０２に接
続させた場合（Ｕ）、ニュートラルの位置にある場合（
Ｎ＞及び下方接点２０３に接続させた場合（Ｉ〕）の真
理値表を第２表にそれぞれ掲げである。
第 ２ 表
上記、第１表と第２表とから明らかなように、オンーオ
フ形スイッチならば（第３図）２出力、オン−オフ−オ
ン形スイッチならば（第４図）３出力というように、出
力数がスイッチのポジション数以下に限定されている。
フ形スイッチならば（第３図）２出力、オン−オフ−オ
ン形スイッチならば（第４図）３出力というように、出
力数がスイッチのポジション数以下に限定されている。
即ち、従来のスイッチ回路においては、スイッチ出力を
Ｔ Ｔ Ｌ出力に変換する際に、スイッチのポジション
数より多くの出力を得ることができないという問題点が
あった。
Ｔ Ｔ Ｌ出力に変換する際に、スイッチのポジション
数より多くの出力を得ることができないという問題点が
あった。
〔問題点を解決するための手段及び作用〕本発明は上記
問題点を解決しスイッチのポジション数より多くの出力
を得ることを目的とする。
問題点を解決しスイッチのポジション数より多くの出力
を得ることを目的とする。
その手段は、第１図に示すごとくスイッチＩの出力側に
フリップフロップ２と時定数回路３，４を設は更にそれ
らの出力の論理演算を行なう論理回路５０より成り、こ
の手段によってスイッチを瞬時に切り替えれば各時定数
回路の出力は変化しないためスイッチのポジション数よ
り多くの出力を得ることができる。
フリップフロップ２と時定数回路３，４を設は更にそれ
らの出力の論理演算を行なう論理回路５０より成り、こ
の手段によってスイッチを瞬時に切り替えれば各時定数
回路の出力は変化しないためスイッチのポジション数よ
り多くの出力を得ることができる。
以下、本発明を実施例により添付図面を参照して説明す
る。
る。
第２図は本発明の実施例を示す構成図である。
第２図において、１はオンーオフ形スイッチ、２はＤ形
フリソプフロンプ、３と４はそれぞれ第１及び第２時定
数回路、５０は３人力ナンドゲート５、インバータ６．
２人力ナンドゲート７から成る論理回路、８と９は共に
抵抗である。
フリソプフロンプ、３と４はそれぞれ第１及び第２時定
数回路、５０は３人力ナンドゲート５、インバータ６．
２人力ナンドゲート７から成る論理回路、８と９は共に
抵抗である。
オンーオフ形スイッチ１は中点Ｉ′と上方接点１２と下
方接点１３とから成り、上方接点１２と下方接点１３は
それぞれ共通の電源＋５ 〔Ｖ〕に欠、１し、抵抗８と
９を介して接続されている。
方接点１３とから成り、上方接点１２と下方接点１３は
それぞれ共通の電源＋５ 〔Ｖ〕に欠、１し、抵抗８と
９を介して接続されている。
上方接点１２には、Ｄ形フリップフロップ２と第２時定
数回路４が接続されている。
数回路４が接続されている。
Ｄ形フリップフロップ２は、そのＣ９人力が立上ったと
きにＤ入力に応して出力状態が変化する働きを有し、第
２時定数回路４はその入力を遅らせて出力する働きをす
る。
きにＤ入力に応して出力状態が変化する働きを有し、第
２時定数回路４はその入力を遅らせて出力する働きをす
る。
またスイッチ１の下方接点１３には第１時定数回路３が
接続され、入力を遅らせて出力するようになっている。
接続され、入力を遅らせて出力するようになっている。
３人力ナンドゲート５の入力は、それぞれＤ形フリップ
フロップ２のＱ出力、インバータ６の出力及び第２時定
数回路４の出力であり、２人カナンドゲート７の入力は
、それぞれナントゲート５とインバータ６の出力である
。
フロップ２のＱ出力、インバータ６の出力及び第２時定
数回路４の出力であり、２人カナンドゲート７の入力は
、それぞれナントゲート５とインバータ６の出力である
。
上記の構成を有するスイッチ回路の動作を、第３図に基
いて説明する。
いて説明する。
先ずスイッチ１の中点１を１＝１８において、下方接点
１３から−Ｌ方接点１ｚへ切り替える。
１３から−Ｌ方接点１ｚへ切り替える。
抵抗９による電圧降下のため、フリップフロップ２と第
２時定数回路４の端子ａとＣの入力は、“Ｏｏとなる（
第３図（＾））。一方、第１時定数回路３の端子すの入
力は“１”となる（第３図（Ｂ））。
２時定数回路４の端子ａとＣの入力は、“Ｏｏとなる（
第３図（＾））。一方、第１時定数回路３の端子すの入
力は“１”となる（第３図（Ｂ））。
従って、第１時定数回路３の出力はその時定数分だけ遅
れて“ｌ”になると共に第２時定数回路４の出力は同様
に“０”になる。
れて“ｌ”になると共に第２時定数回路４の出力は同様
に“０”になる。
また、Ｄ形フリップフロップ２のＱ出力は、Ｃｐ大入力
立下がるので、前の立上りの出力“１″を維持する。
立下がるので、前の立上りの出力“１″を維持する。
このため、３人力ナンドゲート５の入力は第２時定数回
路４からのものが“０”であるため、その出力は“１”
に保持されたままである（第３図（Ｅ））。
路４からのものが“０”であるため、その出力は“１”
に保持されたままである（第３図（Ｅ））。
２人力ナンドゲート７の入力は、そのうち第１時定数回
路３からのものがインバータ６により反転されるので、
その出力は“１”となる（第３図（Ｆ））。
路３からのものがインバータ６により反転されるので、
その出力は“１”となる（第３図（Ｆ））。
また、第２時定数回路４の出力は、そのまま出力される
（第２図（ε））。
（第２図（ε））。
従って１＝１０と１＝１．の間で、′ｌ”。
“１″、“０”の３つの出力が得られる。
次に１＝１．において、中点ＩＩを上方接点１ｚから下
方接点１３に切り替えると、同様の動作によりｏ”、”
ｏ″、“ｌ”の３つの出力が、更に１＝１２で中点１１
を上方接点１２に、１＝１゜で下方接点に切り替えると
、（Ｌｓ’ ｔｚ ）が第１、第２時定数回路３，４
の時定数より十分短かければ、第１．第２時定数回路３
，４の出力が変化しないことにより、“０″、“ｌ”、
”１”の３つの出力が得られる（第３図ｆｏｌ 、 （
Ｅｌ 、 （Ｆｌ）。
方接点１３に切り替えると、同様の動作によりｏ”、”
ｏ″、“ｌ”の３つの出力が、更に１＝１２で中点１１
を上方接点１２に、１＝１゜で下方接点に切り替えると
、（Ｌｓ’ ｔｚ ）が第１、第２時定数回路３，４
の時定数より十分短かければ、第１．第２時定数回路３
，４の出力が変化しないことにより、“０″、“ｌ”、
”１”の３つの出力が得られる（第３図ｆｏｌ 、 （
Ｅｌ 、 （Ｆｌ）。
以上の動作を、真理値表に表せば第３表になる。
第３表
従って、スイッチ１の２つのポジションより多い３つの
出力を得ることができる。
出力を得ることができる。
上記のとおり、本発明によれば、スイッチの出力側にフ
リップフロップと時定数回路を設けたので、スイッチを
瞬時に切り替えることによりスイッチのポジション数よ
り多くの出力を得ることができる。
リップフロップと時定数回路を設けたので、スイッチを
瞬時に切り替えることによりスイッチのポジション数よ
り多くの出力を得ることができる。
第１図は本発明の原理ブロック図、第２図は本発明の実
施例の構成図、第３図は本発明実施例の動作説明図、第
４図は第１従来技術の説明図、第５図は第２従来技術の
説明図である。 １・・・スイッチ、 ２・・・Ｄ形フリップフロップ、 ３・・・第１時定数回路、 ４・・・第２時定数回路、 ５・・・３人力ナンドゲート、 ６・・・インバータ、 ７・・・２人力ナンドゲート、 ８．９・・・抵 抗、 ５０・・・論理回路。 本発明の原理ブロック図 第１図 本発明の実施例の構成図 本発明実施例の動作説明図
施例の構成図、第３図は本発明実施例の動作説明図、第
４図は第１従来技術の説明図、第５図は第２従来技術の
説明図である。 １・・・スイッチ、 ２・・・Ｄ形フリップフロップ、 ３・・・第１時定数回路、 ４・・・第２時定数回路、 ５・・・３人力ナンドゲート、 ６・・・インバータ、 ７・・・２人力ナンドゲート、 ８．９・・・抵 抗、 ５０・・・論理回路。 本発明の原理ブロック図 第１図 本発明の実施例の構成図 本発明実施例の動作説明図
Claims (1)
- 【特許請求の範囲】 中点と上方接点と下方接点を有するスイッチ（１）の出
力側に、 フリップフロップ（２）と第１時定数回路（３）と第２
時定数回路（４）が設けられ、 上記スイッチ（１）のいずれか一方の上記接点が上記第
１時定数回路（３）に、他の上記接点が上記フリップフ
ロップと第２時定数回路（４）に、それぞれ接続され、 上記スイッチ（１）、第１時定数回路（３）、第２時定
数回路（４）の出力が所定の論理演算を行なう論理回路
（５０）に接続され、 上記スイッチをオンオフ動作させることにより上記論理
回路の出力側から上記スイッチのポジション数より多く
の出力が得られるようにしたことを特徴とするスイッチ
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18040485A JPS6240818A (ja) | 1985-08-19 | 1985-08-19 | スイツチ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18040485A JPS6240818A (ja) | 1985-08-19 | 1985-08-19 | スイツチ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6240818A true JPS6240818A (ja) | 1987-02-21 |
Family
ID=16082650
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18040485A Pending JPS6240818A (ja) | 1985-08-19 | 1985-08-19 | スイツチ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6240818A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6515844B1 (en) | 1998-05-28 | 2003-02-04 | Murata Manufacturing Co., Ltd. | Electronic part |
| US6574089B1 (en) | 1998-12-15 | 2003-06-03 | Murata Manufacturing Co., Ltd. | Monolithic ceramic capacitor |
| JP4843143B2 (ja) * | 1999-04-20 | 2011-12-21 | ローベルト ボツシユ ゲゼルシヤフト ミツト ベシユレンクテル ハフツング | 圧電アクチュエータ |
-
1985
- 1985-08-19 JP JP18040485A patent/JPS6240818A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6515844B1 (en) | 1998-05-28 | 2003-02-04 | Murata Manufacturing Co., Ltd. | Electronic part |
| US6574089B1 (en) | 1998-12-15 | 2003-06-03 | Murata Manufacturing Co., Ltd. | Monolithic ceramic capacitor |
| JP4843143B2 (ja) * | 1999-04-20 | 2011-12-21 | ローベルト ボツシユ ゲゼルシヤフト ミツト ベシユレンクテル ハフツング | 圧電アクチュエータ |
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