JPS6240818A - Switching circuit - Google Patents
Switching circuitInfo
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- JPS6240818A JPS6240818A JP18040485A JP18040485A JPS6240818A JP S6240818 A JPS6240818 A JP S6240818A JP 18040485 A JP18040485 A JP 18040485A JP 18040485 A JP18040485 A JP 18040485A JP S6240818 A JPS6240818 A JP S6240818A
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Abstract
Description
【発明の詳細な説明】
〔概 要〕
スイッチ回路であって、その出力をT T L出力に変
更する場合にポジションより多くの出力が得られるよう
にしたものである。[Detailed Description of the Invention] [Summary] This is a switch circuit, and when changing its output to a TTL output, more output than the position can be obtained.
本発明は、スイッチ回路に関する。 The present invention relates to a switch circuit.
ディジタル回路においては、モード切換や折り返し動作
を行う必要がある。In digital circuits, it is necessary to perform mode switching and loopback operations.
この場合、1つのスイッチで複数個の出方を得るスイッ
チ回路を実現せねばならない。In this case, it is necessary to realize a switch circuit that can obtain a plurality of outputs using one switch.
本発明は、かかるスイッチ出力をTTI、出力に変換す
る場合のスイッチ回路に関する。The present invention relates to a switch circuit for converting such a switch output into a TTI output.
〔従来の技術及び発明が解決しようとする問題点〕従来
のスイッチ回路としては、第4図と第5図に示すように
、代表例として2つ考えられる。[Prior art and problems to be solved by the invention] There are two representative examples of conventional switch circuits, as shown in FIGS. 4 and 5.
第4図はオイーオフ形スイッチ1oを有するスイッチ回
路、第5図はオン−オフ7オン形スイソチ20を有する
スイッチ回路である。第4図と第5図においてイー5
(v〕は電源電圧、13と14゜23と24は抵抗、1
1と12.21と22はインバータである。4 shows a switch circuit having an on-off type switch 1o, and FIG. 5 shows a switch circuit having an on-off 7-on type switch 20. In Figures 4 and 5, E5
(v) is the power supply voltage, 13 and 14゜23 and 24 are the resistances, 1
1 and 12. 21 and 22 are inverters.
第4図のスイッチ回路において、中点Iを上方接点10
2に接続させた場合(t、J )と下方接点+03に接
続させた場合(D)の真理値表を第1表に、第5図のス
イッチ回路において、中点201を上方接点202に接
続させた場合(U)、ニュートラルの位置にある場合(
N>及び下方接点203に接続させた場合(I〕)の真
理値表を第2表にそれぞれ掲げである。In the switch circuit of FIG. 4, the middle point I is the upper contact point 10
Table 1 shows the truth table for the case (t, J) connected to 2 (t, J) and the case (D) connected to the lower contact +03. In the switch circuit of Fig. 5, the middle point 201 is connected to the upper contact 202. when it is in the neutral position (U), and when it is in the neutral position (
Table 2 lists the truth tables for the case (I) when connecting to the lower contact point 203 and the lower contact point 203, respectively.
第 2 表
上記、第1表と第2表とから明らかなように、オンーオ
フ形スイッチならば(第3図)2出力、オン−オフ−オ
ン形スイッチならば(第4図)3出力というように、出
力数がスイッチのポジション数以下に限定されている。Table 2 As is clear from Tables 1 and 2 above, an on-off type switch has two outputs (Figure 3), and an on-off-on type switch has three outputs (Figure 4). Second, the number of outputs is limited to less than the number of switch positions.
即ち、従来のスイッチ回路においては、スイッチ出力を
T T L出力に変換する際に、スイッチのポジション
数より多くの出力を得ることができないという問題点が
あった。That is, in the conventional switch circuit, when converting a switch output into a TTL output, there was a problem in that it was not possible to obtain more outputs than the number of switch positions.
〔問題点を解決するための手段及び作用〕本発明は上記
問題点を解決しスイッチのポジション数より多くの出力
を得ることを目的とする。[Means and operations for solving the problems] An object of the present invention is to solve the above problems and obtain more output than the number of switch positions.
その手段は、第1図に示すごとくスイッチIの出力側に
フリップフロップ2と時定数回路3,4を設は更にそれ
らの出力の論理演算を行なう論理回路50より成り、こ
の手段によってスイッチを瞬時に切り替えれば各時定数
回路の出力は変化しないためスイッチのポジション数よ
り多くの出力を得ることができる。As shown in FIG. 1, this means includes a flip-flop 2 and time constant circuits 3 and 4 installed on the output side of the switch I, and a logic circuit 50 that performs a logical operation on the outputs of these circuits. If you switch to , the output of each time constant circuit will not change, so you can obtain more output than the number of switch positions.
以下、本発明を実施例により添付図面を参照して説明す
る。Hereinafter, the present invention will be explained by way of examples with reference to the accompanying drawings.
第2図は本発明の実施例を示す構成図である。FIG. 2 is a configuration diagram showing an embodiment of the present invention.
第2図において、1はオンーオフ形スイッチ、2はD形
フリソプフロンプ、3と4はそれぞれ第1及び第2時定
数回路、50は3人力ナンドゲート5、インバータ6.
2人力ナンドゲート7から成る論理回路、8と9は共に
抵抗である。In FIG. 2, 1 is an on-off type switch, 2 is a D-type frisopfron, 3 and 4 are first and second time constant circuits, respectively, 50 is a three-power NAND gate 5, an inverter 6.
A logic circuit consisting of two NAND gates 7, 8 and 9 are both resistors.
オンーオフ形スイッチ1は中点I′と上方接点12と下
方接点13とから成り、上方接点12と下方接点13は
それぞれ共通の電源+5 〔V〕に欠、1し、抵抗8と
9を介して接続されている。The on-off switch 1 consists of a middle point I', an upper contact 12, and a lower contact 13. It is connected.
上方接点12には、D形フリップフロップ2と第2時定
数回路4が接続されている。A D-type flip-flop 2 and a second time constant circuit 4 are connected to the upper contact 12 .
D形フリップフロップ2は、そのC9人力が立上ったと
きにD入力に応して出力状態が変化する働きを有し、第
2時定数回路4はその入力を遅らせて出力する働きをす
る。The D-type flip-flop 2 has the function of changing its output state in response to the D input when the C9 power is turned on, and the second time constant circuit 4 has the function of delaying the input and outputting it. .
またスイッチ1の下方接点13には第1時定数回路3が
接続され、入力を遅らせて出力するようになっている。Further, a first time constant circuit 3 is connected to the lower contact point 13 of the switch 1 to delay input and output.
3人力ナンドゲート5の入力は、それぞれD形フリップ
フロップ2のQ出力、インバータ6の出力及び第2時定
数回路4の出力であり、2人カナンドゲート7の入力は
、それぞれナントゲート5とインバータ6の出力である
。The inputs of the three-man NAND gate 5 are the Q output of the D-type flip-flop 2, the output of the inverter 6, and the output of the second time constant circuit 4, and the inputs of the two-man NAND gate 7 are the Q output of the D-type flip-flop 2, the output of the inverter 6, and the output of the second time constant circuit 4, respectively. This is the output.
上記の構成を有するスイッチ回路の動作を、第3図に基
いて説明する。The operation of the switch circuit having the above configuration will be explained based on FIG. 3.
先ずスイッチ1の中点1を1=18において、下方接点
13から−L方接点1zへ切り替える。First, the middle point 1 of the switch 1 is set to 1=18, and the lower contact 13 is switched to the -L contact 1z.
抵抗9による電圧降下のため、フリップフロップ2と第
2時定数回路4の端子aとCの入力は、“Ooとなる(
第3図(^))。一方、第1時定数回路3の端子すの入
力は“1”となる(第3図(B))。Due to the voltage drop caused by the resistor 9, the inputs of the flip-flop 2 and the terminals a and C of the second time constant circuit 4 become "Oo" (
Figure 3 (^)). On the other hand, the input to the terminal of the first time constant circuit 3 becomes "1" (FIG. 3(B)).
従って、第1時定数回路3の出力はその時定数分だけ遅
れて“l”になると共に第2時定数回路4の出力は同様
に“0”になる。Therefore, the output of the first time constant circuit 3 becomes "L" with a delay of the time constant, and the output of the second time constant circuit 4 similarly becomes "0".
また、D形フリップフロップ2のQ出力は、Cp大入力
立下がるので、前の立上りの出力“1″を維持する。Furthermore, since the Q output of the D-type flip-flop 2 falls at the Cp large input, it maintains the previous rising output of "1".
このため、3人力ナンドゲート5の入力は第2時定数回
路4からのものが“0”であるため、その出力は“1”
に保持されたままである(第3図(E))。Therefore, since the input of the three-man powered NAND gate 5 from the second time constant circuit 4 is "0", its output is "1".
(Fig. 3(E)).
2人力ナンドゲート7の入力は、そのうち第1時定数回
路3からのものがインバータ6により反転されるので、
その出力は“1”となる(第3図(F))。Among the inputs of the two-man powered NAND gate 7, the input from the first time constant circuit 3 is inverted by the inverter 6, so
The output becomes "1" (FIG. 3(F)).
また、第2時定数回路4の出力は、そのまま出力される
(第2図(ε))。Further, the output of the second time constant circuit 4 is output as is ((ε) in FIG. 2).
従って1=10と1=1.の間で、′l”。Therefore 1=10 and 1=1. between 'l''.
“1″、“0”の3つの出力が得られる。Three outputs, "1" and "0", are obtained.
次に1=1.において、中点IIを上方接点1zから下
方接点13に切り替えると、同様の動作によりo”、”
o″、“l”の3つの出力が、更に1=12で中点11
を上方接点12に、1=1゜で下方接点に切り替えると
、(Ls’ tz )が第1、第2時定数回路3,4
の時定数より十分短かければ、第1.第2時定数回路3
,4の出力が変化しないことにより、“0″、“l”、
”1”の3つの出力が得られる(第3図fol 、 (
El 、 (Fl)。Next, 1=1. When the middle point II is switched from the upper contact point 1z to the lower contact point 13, the same operation causes o'',''
The three outputs of "o" and "l" are further 1=12 and the midpoint is 11.
When switching to the upper contact 12 and the lower contact at 1=1°, (Ls' tz ) changes to the first and second time constant circuits 3 and 4.
If it is sufficiently shorter than the time constant of 1. Second time constant circuit 3
, 4 do not change, “0”, “l”,
Three outputs of “1” are obtained (Fig. 3 fol, (
El, (Fl).
以上の動作を、真理値表に表せば第3表になる。The above operations can be expressed in a truth table as shown in Table 3.
第3表
従って、スイッチ1の2つのポジションより多い3つの
出力を得ることができる。Table 3 Therefore, three more outputs than the two positions of switch 1 can be obtained.
上記のとおり、本発明によれば、スイッチの出力側にフ
リップフロップと時定数回路を設けたので、スイッチを
瞬時に切り替えることによりスイッチのポジション数よ
り多くの出力を得ることができる。As described above, according to the present invention, since a flip-flop and a time constant circuit are provided on the output side of the switch, more outputs than the number of switch positions can be obtained by instantaneously switching the switch.
第1図は本発明の原理ブロック図、第2図は本発明の実
施例の構成図、第3図は本発明実施例の動作説明図、第
4図は第1従来技術の説明図、第5図は第2従来技術の
説明図である。
1・・・スイッチ、
2・・・D形フリップフロップ、
3・・・第1時定数回路、
4・・・第2時定数回路、
5・・・3人力ナンドゲート、
6・・・インバータ、
7・・・2人力ナンドゲート、
8.9・・・抵 抗、
50・・・論理回路。
本発明の原理ブロック図
第1図
本発明の実施例の構成図
本発明実施例の動作説明図FIG. 1 is a block diagram of the principle of the present invention, FIG. 2 is a configuration diagram of an embodiment of the present invention, FIG. 3 is an explanatory diagram of the operation of the embodiment of the present invention, FIG. 4 is an explanatory diagram of the first prior art, and FIG. FIG. 5 is an explanatory diagram of the second prior art. DESCRIPTION OF SYMBOLS 1... Switch, 2... D-type flip-flop, 3... First time constant circuit, 4... Second time constant circuit, 5... 3-manual NAND gate, 6... Inverter, 7 ...Two-man NAND gate, 8.9...Resistor, 50...Logic circuit. Principle block diagram of the present invention Figure 1 Configuration diagram of an embodiment of the present invention Operation explanatory diagram of an embodiment of the present invention
Claims (1)
力側に、 フリップフロップ(2)と第1時定数回路(3)と第2
時定数回路(4)が設けられ、 上記スイッチ(1)のいずれか一方の上記接点が上記第
1時定数回路(3)に、他の上記接点が上記フリップフ
ロップと第2時定数回路(4)に、それぞれ接続され、 上記スイッチ(1)、第1時定数回路(3)、第2時定
数回路(4)の出力が所定の論理演算を行なう論理回路
(50)に接続され、 上記スイッチをオンオフ動作させることにより上記論理
回路の出力側から上記スイッチのポジション数より多く
の出力が得られるようにしたことを特徴とするスイッチ
回路。[Claims] A flip-flop (2), a first time constant circuit (3), and a second
A time constant circuit (4) is provided, one of the contacts of the switch (1) connects to the first time constant circuit (3), and the other contact connects to the flip-flop and the second time constant circuit (4). ), the outputs of the switch (1), the first time constant circuit (3), and the second time constant circuit (4) are connected to a logic circuit (50) that performs a predetermined logical operation, and the switch A switch circuit characterized in that more outputs than the number of positions of the switch can be obtained from the output side of the logic circuit by turning on and off the switch.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP18040485A JPS6240818A (en) | 1985-08-19 | 1985-08-19 | Switching circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP18040485A JPS6240818A (en) | 1985-08-19 | 1985-08-19 | Switching circuit |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6240818A true JPS6240818A (en) | 1987-02-21 |
Family
ID=16082650
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP18040485A Pending JPS6240818A (en) | 1985-08-19 | 1985-08-19 | Switching circuit |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6240818A (en) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6515844B1 (en) | 1998-05-28 | 2003-02-04 | Murata Manufacturing Co., Ltd. | Electronic part |
US6574089B1 (en) | 1998-12-15 | 2003-06-03 | Murata Manufacturing Co., Ltd. | Monolithic ceramic capacitor |
JP4843143B2 (en) * | 1999-04-20 | 2011-12-21 | ローベルト ボツシユ ゲゼルシヤフト ミツト ベシユレンクテル ハフツング | Piezoelectric actuator |
-
1985
- 1985-08-19 JP JP18040485A patent/JPS6240818A/en active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6515844B1 (en) | 1998-05-28 | 2003-02-04 | Murata Manufacturing Co., Ltd. | Electronic part |
US6574089B1 (en) | 1998-12-15 | 2003-06-03 | Murata Manufacturing Co., Ltd. | Monolithic ceramic capacitor |
JP4843143B2 (en) * | 1999-04-20 | 2011-12-21 | ローベルト ボツシユ ゲゼルシヤフト ミツト ベシユレンクテル ハフツング | Piezoelectric actuator |
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