JPS6240774A - 不揮発性半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は小面積化を可能とする浮遊ゲート型不揮発性半
導体記憶装置にｒ！ＩＪ″ｔｊる。

し従来の技術］ 消費電力がすくなく、動作速度の早いトランジスタとし
て、静電誘導トランジスタ（ＳＩＴ）が知られている。

従来のＭＮＯＳ型およびＭＯＮＯ８型の浮遊ゲートを用
いた不揮発性半導体記憶装置では、個々の記憶素子を構
成するソース、動作領域、ドレイン、電子トラップ層、
制御ゲート等は半導体基板の表面に横方向に配列されて
形成されている。このために半導体基板上の１個の記憶
素子の占める面積が大きく高集積化に難点があった。

［本発明によって解決される問題点］ 本発明は集積度の高いＳＩＴでＭＮＯＳ型およＵＭＯＮ
Ｏ８型の不揮発性半導体記憶装置を提供することを目的
とする。

［問題点を解決するための手段］ 本発明の不揮発性半導体記憶装置は、第１導電型の半導
体基板と、該半導体基板の表面部に形成されたドレイン
領域およびソース領域の一方となる第２導電型の不純物
埋込層と、該不純物埋込層の表面に形成された第２ｓ電
型のエピタキシャル層と、該エピタキシャル層の表面か
ら該不純物埋込層の横方向に伸びる作動領域を形成する
ための該作動領域を囲む該エピタキシャル層の表面から
該不純物埋込層の縦方向に伸びる酸化物隔壁と、該作動
領域にトンネル効果が生ずる程度の酸化シリコン膜をへ
だてて縦方向に伸び、該酸化物隔壁内に設けられた窒化
珪素層と、該酸化物隔壁内で該窒化珪素層の該作動領域
と反対側に設けられ縦方向に伸びる少なくとも１個の制
御ゲートと、該作動領域の表面部に形成され該ドレイン
領域および該ソース領域の他方となる第２導電型の不純
物領域と、を有することを特徴とするものである。

即ち本発明の不揮発性半導体記憶装置は個々の記憶素子
を構成するドレイン、作動領域、窒化珪素層、制御ゲー
ト及びソースが半導体基板の厚さ方向即ち縦方向に配設
されている。このために記憶素子の集積密度が高くなる
。

本発明の不揮発性半導体記憶装置を構成する半導体基板
はＰ型、Ｎ型のいずれでもよく、半導体基板の型を本発
明では第１導電型と称する。

この半導体基板の表面部に第２１！ｆｆｉ型の不純物埋
込層が形成される。ここで第２導電型と番よ第１導電型
と対象をなす導電型の意味である。即ち第１導電型がＰ
型の場合に第２導電型はＮ型となる。

この不純物埋込層の上に第２ｓ電型のエピタキシャル層
が構成されている。エピタキシャル層の厚さは２〜１０
μ。その不純物濃度は １Ｘ１０１４〜５Ｘ１０唱４０ｍ−３程度のものである
。

このエピタキシャル層に作動領域が形成されている。実
用的には１個の埋込層に対して多数の作動領域を形成す
るのがよい。作動領域は実質上エピタキシャル層の表面
から埋込層に向う、いわゆる、縦方向に形成された酸化
物隔壁で区画、形成される。この絶縁物隔壁はエピタキ
シャル層の表面から不純物埋込層にまで達するもので、
実質上エピタキシャル層を各作動領域に区画する。

窒化珪素層及び制御ゲートは実質的にこの絶縁　　　　
□物隔壁の中に形成されている。窒化珪素層は作動領域
部からトンネル効果が生じる程度の厚さの酸化物ｍ（２
０〜１００人）をへだてた縦方向に伸びる簿膜状のもの
である。窒化珪素層は作動領域　　　　）を囲む酸化物
隔壁の全ての部分に連続し形成してもよい。

窒化珪素層のその隣りにある作動領域と反対側の部分の
絶縁物隔壁内に制御ゲートが形成されている。この制御
ゲートは通常多結晶シリコンで形成される。１′ＩｇＡ
の作動領域に対して２個、４個等の複数個の１１９１１
ゲートを設けることができる。各制御ゲートは縦方向に
並列して配列することが必要である。なお、１個の作動
領域に対して複数個の制御ゲートを設けた場合でも窒化
珪素層は連続する一層でよい。ただし各制御ゲートと作
動領域の間には窒化珪素層が存在する必要がある。また
通常のＭＯＮＯ８型と同様に制御ゲートと窒化珪素層と
の間に酸化物層を介在させることも好ましい。この場合
酸化物層の厚さは数１０Ａ程度がよい。

作動領域表面部分にソース領域、ドレイン領域の他方と
なる不純物領域が形成される。

又不純物埋込層と基板表面との導電性を確保するために
、作動領域以外の部分のエピタキシャル層の表面に不純
物領域が形成される。なおエピタキシャル層の表面およ
び各不純物領域は酸化物層で被覆され、この酸化物層を
貫通する部分にアルミニウム電極が形成される。なお、
トレイン、ソースとなるいずれかの電極とその電極が隣
接する不純物領域との間に薄いトンネル効果が生じる程
度の絶縁膜を設けることが好ましい。このトンネル絶縁
膜はソースとドレイン間のカットオフ時には漏れ電流を
なくし、ハイインピーダンスとなる。

なお、絶縁膜としてはＳｉｏ２膜が一般的であるが、そ
の他ＡｉｔＯ３、Ｓｉ　３Ｎ４およびそれらの複合膜を
使用することができる。

［本発明装置の作用］ 本発明の不揮発性半導体記憶装置では、不純物埋込層お
よび動作領域に形成された不純物領域のいずれか一方を
ソース、他方をドレインとするものである。窒化珪素層
への古き込みは書き込みたい部分の窒化珪素層に隣接す
る制御ゲートにプラス電圧を加え、他のソースおよびド
レインをアースすることにより、制御ゲートと隣接する
窒化珪素層部分に作動領域よりトンネル酸化膜を介して
トンネル電流が流れ、窒化珪素層の該部分と酸化物層の
間に電子が蓄積、電子トラップ層が形成される。電子ト
ラップ層はその全周囲を窒化珪素層酸化物膜等の絶縁部
で囲まれているため、電子トラップ層中の電子は逃げ出
すことなく電子トラップ層に保持される。すなわち不揮
発性となる。

電子トラップ層の消去は、消去したい電子トラップ層に
隣接する制御ゲートのみを低い電位とし、他の制御ゲー
ト、ソースおよびドレインを高い電位にすることにより
、低い電位の制御ゲートに隣接する電子トラップ層から
電子がトンネル酸化膜を介して作動領域に流れる。これ
により、電子トラップ層の消去ができる。なお、全ての
電子トラップ層を消去するには、全ての制御ゲートを低
い電位とし、全てのソースおよびドレインを高い電位と
することにより、全ての電子トラップ層から電子が流出
し、全ての電子トラップ層の消去ができる。

電子トラップ層に電子が蓄積された、すなわち書き込ま
れた状態では、電子トラップ層の静ｉＩ誘導により、隣
接する作動領域に空乏層ができる。

このため作動領域の抵抗が増大し、ソースからドレイン
に流れる電気抵抗が増大する。窒化珪素層が書き込まれ
ていない場合は作動領域に空乏層が形成されない。この
ためにソースとドレイン間の電気抵抗は小さい。この抵
抗の差により１個の制御ゲートとそれに隣接する窒化珪
素層の部分で２個の信号を取りだすことができる。

［実施例１］ 本発明の第１実施例の不揮発性半導体記憶装置の要部断
面を第１図、第２図に示す。第１図は縦方向の断面であ
り、第２図は第１図のＡ−Ａ矢視断面である。この装置
はＰ型シリコン基板１、こ　。

のシリコン基板１の一定範囲に形成されたＮ型の不純物
埋込１ｔ２、この表面に形成されたＮ型のエピタキシャ
ル層３、このエピタキシャル層３を各作動領域３１に区
画する酸化物層４等で構成されている。この酸化物層の
内側に不純物埋込層２とエピタキシャルＷ！３の表面と
の導電性を確保する導電領域３２が形成されている。酸
化物層４内には各作動領域３１および不純物埋込層２と
接し、この酸化物層４の一部を構成するトンネル効果が
生じる厚さのトンネル酸化膜４１が連続的に形成されて
いる。ざらにこのトンネル酸化膜４１に接して窒化珪素
層５がｇＱ【プられている。そしてこの窒化珪素１１５
の縦方向に伸びる部分で各作動領域３１と反対側の面に
接して各々制御ゲート６１．６２．６３．６４が設けら
れている。隣り合う制卸ゲート６１と６２および６３と
６４の間には隔壁を構成する酸化物ＦＩＪ４２が設番ノ
られている。作動頭ｔｉｉ！３１、導電領域３２の上面
部にはＮ型の不純物領域７１．７２．７３が形成されて
いる。制御ゲート６１．６２．６３．６４はそれぞれ配
線パターンに結線され、その表面に形成された保護絶縁
膜４３に被覆されている。不純物領域７１．７２．７３
は保護絶縁膜４３、窒化珪素ｍ５および熱酸化膜４４に
設けたコンタクト穴を介して電極９１．９２．９３に結
線されている。本実施例の不連発性半導体記憶装置は以
上のように構成されている。

次に第３図〜第９図により本実施例の不揮発性半導体記
憶装置の製造方法を説明する。まず、第３図に示すよう
に（１００）Ｐ型のシリコン基板１（６〜８Ωｃｍ）に
第五属の元素（Ａｓ１Ｐ。

ｓｂ＞を拡散させＮ型の不純物埋込層２を所定の領域に
形成する。その後Ｎ型で　　１Ｘ１０’４ｃｍ−３〜５
ｘ１Ｑ　’　４　ｃｍ−３（１）エピタキシャル層３を
２〜１０μｍの厚さで成長させる。次に各領域を電気的
に分離さぼるため、第４図に示すようにシリコン基板１
とエピタキシャル！１３に溝はり後ＣＶＤ法でＳｉＯ２
を形成してアイソレーションをおこない酸化物層４を形
成する。その後第５図に示すように１０００℃のスチー
ム雰囲気中の酸化でエピタキシャル層３の表面に０．８
〜１．０μｍの熱酸化膜（ＳｉＯｒ）４４を形成する。

そして一般に用いられるホトリソグラフィ、エツチング
手法により、溝３５を形成する予定領域にレジストパタ
ーン４８を形成し、次にこのレジストパターン４８をマ
スクとして反応性イオンエツチング又はイオンミリング
、反応性イオンミリング等で異方性のエツチングを行な
って熱酸化膜４４を部分的にエツチングし、引き続きエ
ピタキシャル層３を選択的に異方性エツチングを行ない
、エツチングの底部が不純物埋込層２に到達するまでエ
ツチングを進め溝３５を形成する。この状態を第５図の
断面に示す。

次にレジストパターン４８を除去して溝３５内部を１０
００℃〜１０５０’Ｃのドライ１１ｉ素中で熱酸化し、
溝３５の内壁部と底面を５００〜１ｏ０Ｏ人酸化し、次
にこの熱酸化膜を除去する。この酸化、除去を行なうこ
とによって反応性イオンエツチングでの汚れ、エツチン
グ面の荒れを除去する。引き続き溝３５のシリコン面が
表われたエピタキシャル層３の側面および不純物埋込層
２の上面にアルゴンで希釈したドライ酸素中で酸化し、
２０〜１００人の所謂トンネル酸化膜４１を形成する。

続いて塩化珪素（Ｓｉ　Ｃλ４）またはシラン（Ｓ　Ｉ
　Ｈａ　）とアンモニア（ＮＨ３）をソースとし、キャ
リヤガスに窒素と水素の混合ガスを用い、約８０ｏ℃で
熱ＣＶＤを行い５ｏＯ〜１０００Ａの窒化珪素膜５を全
面に形成する。この状態を第６図に示す。

次にＬＰＣＶＤ法により全面にひ素又はリンを多量に含
むＮ十型多結晶シリコン層をトンネル酸化膜４１及び窒
化珪素膜５が形成された溝３５が埋まるように堆積する
。

次に、反応性イオンエツチング等により表面に形成した
熱酸化膜４４の表面が部分的に現われるまで上面の多結
晶シリコン層をエッチバッグ法により除去し、配線パタ
ーンを形成する。引き続き上記の溝３５を形成した方法
と同様の方法で多結晶シリコン層をエツチングして第２
の溝３６を形成する。このとき制御ゲート６１．６２．
６３．６４が形成される。その状態を第７図に示す。

次に第２の溝３６に酸化部層４２を堆積し、さらに保護
絶縁膜４３を堆積する。その後電気的接続をとるための
コンタクト穴を形成し、コンタクト穴からＮ＋の不純物
領域７１．７２．７３を形成するため不純物を所定領域
にイオン注入で形成する。

次いでコンタクト穴の部分に一般に用いられるアルミ蒸
着層を形成し、ホトリソグラフィー、エツチングにより
配線層を含む電極９１．９２．９３を形成する。このよ
うにして第１図に示す本実施例の不揮発性半導体記＋１
１装置を製造する。

なおこのＮ十不純物領域７１．７２．７３は、第７図に
Ｊ３いて多結晶シリコンｍ５０をエッチバックした状態
に示す多結晶シリコン層をエッチバックした状態におい
ても形成することができる。

また第２の溝３６の形成を行なう前に表面の窒化珪素膜
５酸化１］！４４を除去して所謂選択酸化法（ＬＯＣＯ
８法）等により表面の平滑化を行なうとともに、本実施
例では示さなかった所謂通常のＭＯＳトランジスタをエ
ピタキシャル層３領域及びＰ型アイソレーション（図示
せず）に形成することもできる。このときＰ型アイソレ
ーションはＰｗｅｌｌの濃度で形成すればよい。

以上のように形成した装置は本実施例では所謂ＥＥＦＲ
ＯＭとして使用される。

本実施例の動作の一例を第８図に示す。この第８図はよ
き込み動作を示すもので、書き込みたい窒化珪素層５の
部分に容量結合している制御ゲーｊ〜６３にプラス（＋
）電圧を加える。他の全ての制御ゲート６１．６２．６
３．６４および全ての電極９１．９２．９３はアースす
る。これにより、制御ゲート６３と作ｖＪ領域３１間に
あるトンネル酸化膜４１中をトンネル電流が流れ、この
トンネル酸化膜４１と窒化珪素ｍ５の間の部分に電子が
Ｍ　Ｍされ電子トラップ層４１１が形成される。その結
果制御ゲート６３に電圧が印加されなくとも電子トラッ
プ層４１１中の電子による電荷によって第９図に示すよ
うに作動領域３１へ空乏層３１ａが伸びる。この空乏ｍ
３１ａの広がりは電子トラップ層４１１中の電子の由に
より決まる。又多聞に電子が書き込まれている時は、こ
の空乏層３１ａの拡がりはある一定の値になる。所謂Ｍ
ＯＳダイオードにおける反転層が形成された時の空乏層
の幅であり、この幅ｘｄ−ｍａｘは次式で示さここでＮ
ｄは本実施例の場合エピタキシャル層３の濃度である。

例えばエピタキシャルｍ３が１Ｘ１０’４ｃｍ−３の時
は、Ｘｄ−ｍａＸ＝２゜７μｍ、１ｘ１０１　Ｓ（、ｍ
−３の時は、Ｘｄ　−ｍａｘ−１，０μｍである。

本実施例のように、向いあった２つのＥＥＰＲＯＭを使
用し、かつ、ｌＸ１０’４ｃｍ−３のエピタキシャル層
を使用した場合、制ｍ＋領域３１の窒化珪素層の部分の
距離を例えば４μｍとすれば、２つの部分に電子トラッ
プ層が形成されて電子が書き込まれた時両方がら空乏層
が伸び、くっつき合うことにより不純物埋込層２とコン
タクト部に形成した不純物領域７２がカットオフし電流
が流れなくなる。第９図は一個の制御ゲート６３に容量
結合している窒化珪素ｍ５の部分のみに電子ドラッグ層
４１１が形成され、電子が書き込まれている状態を示し
、この状態では作動領域３１の抵抗は高くなるが電流は
流れる。

次に、本実施例のＥＥＰＲＯＭを消去する場合を説明す
る。第１０図は電子トラップ層４１１を消去する時の状
態を示す。すなわち消去したい部分の制御ゲート６３に
のみ、例えば、０ボルトにし、制御ゲート６１．６２．
６４および全ての他の電極９１．９２．９３を高い電位
にする。これにより作動領域３１へ電子トラップ層４１
１から電子がトンネル電流として流れ、消去される。

本実施例の不揮発性半導体記憶装置においては１個の作
動領域３１に２個の制御ゲート６２．６３をもち、それ
ぞれの制御ゲートに対応して作動順・域をトンネル酸化
膜４１を隔てた窒化珪素層５をもつ。このため１個の作
動領域３１のいずれの制御ゲート６２．６３の窒化珪素
層５の部分も自き込まれていない場合（０，０）、１個
の制御ゲ　　　　　□−トロ２のみの窒化珪素層５の部
分に電子トラップ層が形成されて書き込まれている場合
（１，０）、他の１個の制御ゲート６３のみの窒化珪素
ＷＪ５の部分に電子トラップ層が形成されて書き込まれ
ている場合（０，１）、および２個の制御ゲート６２．
６３の窒化珪素層５の部分に電子トラップ層が形成され
て共に書き込まれている場合（１，１）の４つ状態を記
憶することができる。

記憶されている状態の検知は容量結合している制御ゲー
トに電圧を印加し、ソースとドレイン間の抵抗変化で検
出できる。例えば、電子トラップ層が形成されて書き込
まれている場合、この電子トラップ層に容量結合してい
る制御ゲートに電圧を印加してもソースとドレイン間の
抵抗変化は小さい。これに対して電子トラップ層が形成
されておらず書き込まれていない場合は、その制御ゲー
トに電圧を印加するとソースとドレイン間の抵抗は大き
く増大する。このようにして、各制御ゲートに対応して
書き込まれているか否かが検知でき、記憶装置として使
用できる。

本第１実施例では、１個の制御領域に対して２個の制御
ゲートをもつものである。この制御ゲートの数は用途に
応じて１個以上であればよく、たとえば、第１１図に示
したように、１個の作動領域３１に対して、４個の制御
ゲート６２．６３．６６．６７を設けることができる。

なお、第１１図は第１実施例の第２図に相当する断面図
で、不揮発性半導体記憶装置のもつ１個の作動領域の中
央横断面部分図である。

（実施例２） 本発明の第２実施例の不揮発性半導体記憶装置の要部縦
断面図を第１２図、第１３図に示す。この実施例の不揮
発性半導体記憶装置は第１実施例の不揮発性半導体記憶
装置と大部分同一の構造をもち、窒化珪素Ｗ５と各制御
ゲート６１．６２．６３．６４との間に酸化膜４５が設
けられている点のみが異なる。なお、第１実施例と同一
の部分を示す符号数字は本第２実施例でもそのまま同一
の符号数字を使用している。この酸化膜４５は窒化珪素
層５を形成した後、制御ゲート６１．６２．６３．６４
を形成する前に熱酸化により窒化珪素層５の表面にｓ＋
　Ｏｆ膜を形成するものである。

この酸化膜４５は一定の対絶縁特性をもつために窒化珪
素層５とトンネル酸化膜４１との間に形成される電子ト
ラップ層の電子の保持がより確実になる事と窒化狸素Ｆ
ｒＩＪ５を薄くでき書き込み量を多くできる。

【図面の簡単な説明】

第１図および第２図は本発明の第１実施例の不揮発性半
導体記憶装置を示し、第１図はその要部縦断面図、第２
図は第１図のＡ−Ａ矢視断面図、第３図ないし第７図は
第１実施例の不揮発性半導体記憶波Ｕを製造するときの
主要工程ごとの装置の要部を示す断面図であり、第３図
はエピタキシャル層を形成した時の断面図、第４図は酸
化物層を形成したときの断面図、第５図は窒化珪素層を
形成するための溝を形成したときの断面図、第６図は溝
にトンネル酸化膜および窒化珪素層を形成したときの断
面図、第７図は制御ゲートを形成するための第２の溝を
形成したときの断面図、第８図ないし第１０図は第１実
施例の不揮発性半導体記憶装置の作動状態を示し、第８
図は書き込み時の配線を示す断面図、第９図は検出時の
配線の状態を示す断面図、第１０図は消去時の配線状態
を示す断面図である。第１１図は第１実施例の変形例の
要部を示し、作動領域の横断面図である。第１２図およ
び第１３図は第２実施例の不揮発性半導体間ＩＩ装置を
示し、第１２図は要部縦断面図、第１３図は第１２図の
Ａ−Ａ矢視断面図である。 １・・・基板　　　　　　２・・・不純物埋込層３・・
・エピタキシャル層 ３１・・・作動領域　　　１１・・・酸化物層４１・・
・トンネル酸化膜 ５・・・窒化珪素層 ６１．６２．６３．６４・・・制御電極７１．７２．７
３・・・不純物領域 特許出願人　　日本電装株式会社 代理人　　　弁理士　　大川　宏 同　　　　弁理士　　丸山明夫 第１図 第３図 第４図 第５図 第６図 第７図 第８図 第９図 第１０図

Claims (6)

【特許請求の範囲】
1. （１）第１導電型の半導体基板と、 該半導体基板の表面部に形成されたドレイン領域および
   ソース領域の一方となる第２導電型の不純物埋込層と、 該不純物埋込層の表面に形成された第２導電型のエピタ
   キシャル層と、 該エピタキシャル層の表面から該不純物埋込層の縦方向
   に伸びる作動領域を形成するための該作動領域を囲む該
   エピタキシャル層の表面から該不純物埋込層の縦方向に
   伸びる絶縁物隔壁と、該作動領域にトンネル効果が生ず
   る程度の酸化シリコン膜をへだてて縦方向に伸び、該酸
   化物隔壁内に設けられた窒化珪素と、 該酸化物隔壁内で該窒化珪素層の該作動領域と反対側に
   設けられ縦方向に伸びる少なくとも１個の制御ゲートと
   、 該作動領域の表面部に形成され該ドレイン領域および該
   ソース領域の他方となる第２導電型の不純物領域と、を
   有することを特徴とする不揮発性半導体記憶装置。
2. （２）窒化珪素層と制御ゲートの間には酸化物層が介在
   する特許請求の範囲第項記載の不揮発性半導体記憶装置
3. （３）作動領域を囲む絶縁物隔壁内には、該作動領域を
   対称中心とする２個の制御ゲートが設けられている特許
   請求の範囲第１または第２項記載の不揮発性半導体記憶
   装置。
4. （４）作動領域を囲む絶縁物隔壁内には、該作動領域を
   対称中心とする４個の制御ゲートが設けられている特許
   請求の範囲第１または第２項記載の不揮発性半導体記憶
   装置。
5. （５）不純物埋込層はドレイン領域およびソース領域の
   一方の共通の領域を構成する特許請求の範囲第１または
   第２項記載の不揮発性半導体記憶装置。
6. （６）作動領域の表面部に形成された不純物領域にはト
   ンネル効果が生じる程度の絶縁膜を介して形成された電
   極をもつ特許請求の範囲第１または第２項記載の不揮発
   性半導体記憶装置。