JPS6139752B2 - - Google Patents
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- JPS6139752B2 JPS6139752B2 JP55163931A JP16393180A JPS6139752B2 JP S6139752 B2 JPS6139752 B2 JP S6139752B2 JP 55163931 A JP55163931 A JP 55163931A JP 16393180 A JP16393180 A JP 16393180A JP S6139752 B2 JPS6139752 B2 JP S6139752B2
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- Japan
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- gate
- erase
- insulating film
- memory cell
- floating gate
- Prior art date
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- Expired
Links
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- PCTMTFRHKVHKIS-BMFZQQSSSA-N (1s,3r,4e,6e,8e,10e,12e,14e,16e,18s,19r,20r,21s,25r,27r,30r,31r,33s,35r,37s,38r)-3-[(2r,3s,4s,5s,6r)-4-amino-3,5-dihydroxy-6-methyloxan-2-yl]oxy-19,25,27,30,31,33,35,37-octahydroxy-18,20,21-trimethyl-23-oxo-22,39-dioxabicyclo[33.3.1]nonatriaconta-4,6,8,10 Chemical compound C1C=C2C[C@@H](OS(O)(=O)=O)CC[C@]2(C)[C@@H]2[C@@H]1[C@@H]1CC[C@H]([C@H](C)CCCC(C)C)[C@@]1(C)CC2.O[C@H]1[C@@H](N)[C@H](O)[C@@H](C)O[C@H]1O[C@H]1/C=C/C=C/C=C/C=C/C=C/C=C/C=C/[C@H](C)[C@@H](O)[C@@H](C)[C@H](C)OC(=O)C[C@H](O)C[C@H](O)CC[C@@H](O)[C@H](O)C[C@H](O)C[C@](O)(C[C@H](O)[C@H]2C(O)=O)O[C@H]2C1 PCTMTFRHKVHKIS-BMFZQQSSSA-N 0.000 description 1
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Landscapes
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Description
【発明の詳細な説明】
この発明はデータの電気的消去が可能なプログ
ラマブルROMのメモリセルに好適な半導体記憶
装置に関する。
ラマブルROMのメモリセルに好適な半導体記憶
装置に関する。
EP―POM(Erasable Programable―ROM)
は製造後にデータの書込みあるいは消去が可能で
あり、これを大きく別けると紫外線消去型のもの
と電気的消去型のものの2つになる。このうち紫
外線消去型のEP―ROMは1つのメモリセルを1
つのトランジスタで構成することができるために
高集積化が可能であり、現在までに32Kビツトお
よび64Kビツトの集積度を持つものが開発されて
いる。しかしながらこの紫外線消去型のものは紫
外線を通すパツケージを必要とするため、価格が
高価となる。一方、電気的消去型のものは(これ
を特にE2P―ROM(Electrically Erasable P―
ROM)と称する)、1つのメモリセルを最低2つ
のトランジスタで構成するために、集積度をあま
り高くすることはできず、現在までに16Kビツト
の集積度を持つものまでしか発表されていない。
しかしこの電気的消去型のものはパツケージとし
て安価なプラスチツクが使用可能なため、製造コ
ストを低くすることができるという利点をもつて
いる。
は製造後にデータの書込みあるいは消去が可能で
あり、これを大きく別けると紫外線消去型のもの
と電気的消去型のものの2つになる。このうち紫
外線消去型のEP―ROMは1つのメモリセルを1
つのトランジスタで構成することができるために
高集積化が可能であり、現在までに32Kビツトお
よび64Kビツトの集積度を持つものが開発されて
いる。しかしながらこの紫外線消去型のものは紫
外線を通すパツケージを必要とするため、価格が
高価となる。一方、電気的消去型のものは(これ
を特にE2P―ROM(Electrically Erasable P―
ROM)と称する)、1つのメモリセルを最低2つ
のトランジスタで構成するために、集積度をあま
り高くすることはできず、現在までに16Kビツト
の集積度を持つものまでしか発表されていない。
しかしこの電気的消去型のものはパツケージとし
て安価なプラスチツクが使用可能なため、製造コ
ストを低くすることができるという利点をもつて
いる。
このうち第1図は、1980年2月、ISSCCにお
いて発表された、1つのメモリセルを2つのトラ
ンジスタで構成した従来のE2P―ROMの1つの
メモリセル部分を示す構成図である。図において
1はデイジツト線、2は選択線、3はデータプロ
グラム線であり、デイジツト線1と接地電位点と
の間には、ビツト選択用のMOSトランジスタ4
とデータ記憶用でコントロールゲートとフローテ
イングゲートを持つ二重ゲート型のMOSトラン
ジスタ5とが直列接続されている。そして上記一
方のMOSトランジスタ4のゲートは上記選択線
2に接続され、他方のMOSトランジスタ5のコ
ントロールゲートは上記データプログラム線3に
接続される。
いて発表された、1つのメモリセルを2つのトラ
ンジスタで構成した従来のE2P―ROMの1つの
メモリセル部分を示す構成図である。図において
1はデイジツト線、2は選択線、3はデータプロ
グラム線であり、デイジツト線1と接地電位点と
の間には、ビツト選択用のMOSトランジスタ4
とデータ記憶用でコントロールゲートとフローテ
イングゲートを持つ二重ゲート型のMOSトラン
ジスタ5とが直列接続されている。そして上記一
方のMOSトランジスタ4のゲートは上記選択線
2に接続され、他方のMOSトランジスタ5のコ
ントロールゲートは上記データプログラム線3に
接続される。
このような構成でなる従来のE2P―ROMには
次のような欠点がある。
次のような欠点がある。
第1図から明らかなように、1つのメモリセ
ルを2つのトランジスタによつて構成している
ため、紫外線消去型のものに比較して素子数は
2倍、集積度は1/2となり、集積化するには不
利である。
ルを2つのトランジスタによつて構成している
ため、紫外線消去型のものに比較して素子数は
2倍、集積度は1/2となり、集積化するには不
利である。
データの書込みおよび消去の際に正負両極性
の電圧が必要であり、印刷配線板等に実装した
場合、電気的にデータの書き換えを行なうため
には、正負両極性の電源が必要である。
の電圧が必要であり、印刷配線板等に実装した
場合、電気的にデータの書き換えを行なうため
には、正負両極性の電源が必要である。
ワード単位、全ビツト単位で同時にデータを
消去するのが困難である。
消去するのが困難である。
短時間で全ビツトのデータを消去するのが困
難である。
難である。
5ボルト単一電源でデータを消去することが
不可能である。
不可能である。
この発明は上記のような欠点を除去することが
できる半導体記憶装置を提供することを目的とす
る。
できる半導体記憶装置を提供することを目的とす
る。
以下図面を参照してこの発明の一実施例を説明
する。第2図aないしdはこの発明に係る半導体
記憶装置のメモリセル4ビツト分の構成を示すも
のであり、第2図aはパターン平面図、第2図b
は同図aの―′線に沿う構造断面図、第2図
cは同図aの―′線に沿う構造断面図、第2
図dは同図aの―′線に沿う構造断面図であ
る。
する。第2図aないしdはこの発明に係る半導体
記憶装置のメモリセル4ビツト分の構成を示すも
のであり、第2図aはパターン平面図、第2図b
は同図aの―′線に沿う構造断面図、第2図
cは同図aの―′線に沿う構造断面図、第2
図dは同図aの―′線に沿う構造断面図であ
る。
第2図において11はP型シリコンからなる半
導体基板であり、この基板11の表面にはゲート
絶縁膜12a,12b,12c,12dが一定の
間隔でXYマトリクス状に配置形成されている。
さらに上記基板11の表面には、図中上下方向に
隣り合う各2個所のゲート絶縁膜12aと12
c,12bと12dを対とし、このゲート絶縁膜
対相互間にはフイールド絶縁膜13が形成されて
いる。またこのフイールド絶縁膜13上には、P
あるいはAsを含むポリシリコンからなる第1層
目の導電体層14が形成されている。さらに上記
各ゲート絶縁膜12a,12b,12c,12d
上には、ポリシリコンからなる第2層目の導電体
層15a,15b,15c,15dそれぞれが互
いに分離して形成されている。そして図中第1層
目の導電体層14に対して左側に位置している2
個所の第2層目の導電体層15a,15cの各右
側端部は、絶縁膜16を介して上記第1層目の導
電体層14の左側端部と重なり合つている。また
導電体層14に対して右側に位置している2個所
の第2層目の導電体層15b,15dの各左側端
部は、上記絶縁膜16を介して導電体層14の右
側端部と重なり合つている。さらにまた図中左右
の方向に隣り合う第2層目の導電体層15a,1
5b上には、これを覆うように絶縁膜17を介し
て、この両導電体層15a,15bとほぼ同じ幅
に設定されたポリシリコンからなる第3層目の導
電体層18Aが形成されると共に、これと同様に
図中左右の方向に隣り合う第2層目の導電体層1
5c,15d上にはこれを覆うように、上記絶縁
膜17を介して、この両導電体層15c,15d
とほぼ同じ幅に設定されたポリシリコンからなる
もう一つの第3層目の導電体層18Bが形成され
ている。そしてまた、図中上下方向に隣り合う2
個所のゲート絶縁膜12aと12cとの間の基板
11の表面領域には、N+型半導体層19Aが形
成され、これと同様に2個所のゲート絶縁膜12
bと12dとの間の基板11の表面領域には、
N+型半導体層19Bが形成されている。さらに
各ゲート絶縁膜12a,12b,12c,12d
に対して、上記N+型半導体層19Aあるいは1
9B形成側とは反対側の基板11の表面領域に
は、連続したN+型半導体層19Cが形成されて
いる。また上記第3層目の導電体層18A,18
B上には、絶縁膜20を介してAlからなる第4
層目の導電体層21A,21Bが形成されてい
て、このうち一方の導電体層21Aと前記N+型
半導体層19Aとがコンタクト部分22Aによつ
て接続され、他方の導電体層21Bと前記N+型
半導体層19Bとがもう1つのコンタクト部分2
2Bによつて接続されている。そして前記N+型
半導体層19Cは基準電位点たとえば接地電位点
に接続されている。
導体基板であり、この基板11の表面にはゲート
絶縁膜12a,12b,12c,12dが一定の
間隔でXYマトリクス状に配置形成されている。
さらに上記基板11の表面には、図中上下方向に
隣り合う各2個所のゲート絶縁膜12aと12
c,12bと12dを対とし、このゲート絶縁膜
対相互間にはフイールド絶縁膜13が形成されて
いる。またこのフイールド絶縁膜13上には、P
あるいはAsを含むポリシリコンからなる第1層
目の導電体層14が形成されている。さらに上記
各ゲート絶縁膜12a,12b,12c,12d
上には、ポリシリコンからなる第2層目の導電体
層15a,15b,15c,15dそれぞれが互
いに分離して形成されている。そして図中第1層
目の導電体層14に対して左側に位置している2
個所の第2層目の導電体層15a,15cの各右
側端部は、絶縁膜16を介して上記第1層目の導
電体層14の左側端部と重なり合つている。また
導電体層14に対して右側に位置している2個所
の第2層目の導電体層15b,15dの各左側端
部は、上記絶縁膜16を介して導電体層14の右
側端部と重なり合つている。さらにまた図中左右
の方向に隣り合う第2層目の導電体層15a,1
5b上には、これを覆うように絶縁膜17を介し
て、この両導電体層15a,15bとほぼ同じ幅
に設定されたポリシリコンからなる第3層目の導
電体層18Aが形成されると共に、これと同様に
図中左右の方向に隣り合う第2層目の導電体層1
5c,15d上にはこれを覆うように、上記絶縁
膜17を介して、この両導電体層15c,15d
とほぼ同じ幅に設定されたポリシリコンからなる
もう一つの第3層目の導電体層18Bが形成され
ている。そしてまた、図中上下方向に隣り合う2
個所のゲート絶縁膜12aと12cとの間の基板
11の表面領域には、N+型半導体層19Aが形
成され、これと同様に2個所のゲート絶縁膜12
bと12dとの間の基板11の表面領域には、
N+型半導体層19Bが形成されている。さらに
各ゲート絶縁膜12a,12b,12c,12d
に対して、上記N+型半導体層19Aあるいは1
9B形成側とは反対側の基板11の表面領域に
は、連続したN+型半導体層19Cが形成されて
いる。また上記第3層目の導電体層18A,18
B上には、絶縁膜20を介してAlからなる第4
層目の導電体層21A,21Bが形成されてい
て、このうち一方の導電体層21Aと前記N+型
半導体層19Aとがコンタクト部分22Aによつ
て接続され、他方の導電体層21Bと前記N+型
半導体層19Bとがもう1つのコンタクト部分2
2Bによつて接続されている。そして前記N+型
半導体層19Cは基準電位点たとえば接地電位点
に接続されている。
また第2図aにおいて記号ABCDを付して示す
破線で囲こまれた領域は、この半導体記憶装置の
1ビツト分のメモリセルを示し、このメモリセル
は第2図bから明らかなように、第2層目の導電
体層15をフローテイングゲート(浮遊ゲー
ト)、第3層目の導電体層18をコントロールゲ
ート(制御ゲート)、第1層目の導電体層14を
イレースゲート(消去ゲート)とするMOSトラ
ンジスタから構成され、さらに第2図bに示す2
ビツト分をみた場合、上記コントロールゲートと
イレースゲートはそれぞれ共通であり、イレース
ゲートに関して左右対称に構成された一対の
MOSトランジスタから構成されている。そして
上記コントロールゲートは絶縁膜を介して半導体
基板11上に設けられ、またフローテイングゲー
トとイレースゲートは上記コントロールゲートと
基板11によつて挾まれた絶縁膜内に並設された
構成となつている。またイレースゲートはフイー
ルド絶縁膜13上に形成されているため、各フロ
ーテイングゲートとイレースゲートとの重なり合
つている部分はフイールド領域内に存在すること
になる。さらに第2図bに示すように、上記重な
り合つている部分において、第2層目の導電体層
15すなわちフローテイングゲートが、第1層目
の導電体層14すなわちイレースゲートの上部に
位置し、基板11と導電体層14との間の距離が
基板11と導電体層15との間の距離よりも短か
くなつている。
破線で囲こまれた領域は、この半導体記憶装置の
1ビツト分のメモリセルを示し、このメモリセル
は第2図bから明らかなように、第2層目の導電
体層15をフローテイングゲート(浮遊ゲー
ト)、第3層目の導電体層18をコントロールゲ
ート(制御ゲート)、第1層目の導電体層14を
イレースゲート(消去ゲート)とするMOSトラ
ンジスタから構成され、さらに第2図bに示す2
ビツト分をみた場合、上記コントロールゲートと
イレースゲートはそれぞれ共通であり、イレース
ゲートに関して左右対称に構成された一対の
MOSトランジスタから構成されている。そして
上記コントロールゲートは絶縁膜を介して半導体
基板11上に設けられ、またフローテイングゲー
トとイレースゲートは上記コントロールゲートと
基板11によつて挾まれた絶縁膜内に並設された
構成となつている。またイレースゲートはフイー
ルド絶縁膜13上に形成されているため、各フロ
ーテイングゲートとイレースゲートとの重なり合
つている部分はフイールド領域内に存在すること
になる。さらに第2図bに示すように、上記重な
り合つている部分において、第2層目の導電体層
15すなわちフローテイングゲートが、第1層目
の導電体層14すなわちイレースゲートの上部に
位置し、基板11と導電体層14との間の距離が
基板11と導電体層15との間の距離よりも短か
くなつている。
第3図は上記第2図に示す半導体記憶装置の等
価回路図である。図において、31,32は前記
第4層目の導電体層21A,21Bからなるデイ
ジツト線、33,34は前記第1層目の導電体層
14が延長されて形成された消去線、35,36
は前記第3層目の導電体層18A,18Bが延長
されて形成された選択線である。またM1〜M4
はメモリセルであり、各メモリセルはコントロー
ルゲートCG,フローテイングゲートFG,イレー
スゲートEG,ドレインDおよびソースSから構
成され、メモリセルM1,M2のドレインDは上
記一方のデイジツト線31に、メモリセルM3,
M4のドレインDは他方のデイジツト線32に、
そしてすべてのメモリセルのソースSは接地電位
点にそれぞれ接続される。
価回路図である。図において、31,32は前記
第4層目の導電体層21A,21Bからなるデイ
ジツト線、33,34は前記第1層目の導電体層
14が延長されて形成された消去線、35,36
は前記第3層目の導電体層18A,18Bが延長
されて形成された選択線である。またM1〜M4
はメモリセルであり、各メモリセルはコントロー
ルゲートCG,フローテイングゲートFG,イレー
スゲートEG,ドレインDおよびソースSから構
成され、メモリセルM1,M2のドレインDは上
記一方のデイジツト線31に、メモリセルM3,
M4のドレインDは他方のデイジツト線32に、
そしてすべてのメモリセルのソースSは接地電位
点にそれぞれ接続される。
次に上記第3図に示す等価回路を用いて、この
発明の半導体記憶装置の作用を説明する。いま第
3図中のメモリセルM1に注目すると、初期状態
ではこのメモリセルM1のフローテイングゲート
FGには電子が注入されておらず、そのしきい電
圧VTHは低い状態になつている。
発明の半導体記憶装置の作用を説明する。いま第
3図中のメモリセルM1に注目すると、初期状態
ではこのメモリセルM1のフローテイングゲート
FGには電子が注入されておらず、そのしきい電
圧VTHは低い状態になつている。
このメモリセルM1にデータを書き込む場合に
は、選択線35に正極性の高電圧たとえば+20ボ
ルトを、デイジツト線31に正極性の高電圧たと
えば+20ボルトをそれぞれ印加することにより、
メモリセルM1のソースSからドレインDに向つ
て熱電子の流れが生じ、ソース・ドレイン間すな
わちチヤンネル領域からこの熱電子がフローテイ
ングゲートFGに注入される。これによつて、こ
のメモリセルM1のしきい電圧VTHが上昇する。
なおこのデータ書込みの時、消去線33には高電
圧たとえば+20ボルトのパルスを印加するかある
いは+5ボルト、0ボルトの直流電圧を印加して
もよいし、あるいは開放にしてもよい。
は、選択線35に正極性の高電圧たとえば+20ボ
ルトを、デイジツト線31に正極性の高電圧たと
えば+20ボルトをそれぞれ印加することにより、
メモリセルM1のソースSからドレインDに向つ
て熱電子の流れが生じ、ソース・ドレイン間すな
わちチヤンネル領域からこの熱電子がフローテイ
ングゲートFGに注入される。これによつて、こ
のメモリセルM1のしきい電圧VTHが上昇する。
なおこのデータ書込みの時、消去線33には高電
圧たとえば+20ボルトのパルスを印加するかある
いは+5ボルト、0ボルトの直流電圧を印加して
もよいし、あるいは開放にしてもよい。
次にこのメモリセルM1からデータを読み出す
場合には、選択線35が選択されてメモリセルM
1のコントロールゲーCGに高レベル信号(+5
ボルト)が印加される。この高レベル信号が印加
された時、しきい電圧VTHが低くければ、このメ
モリセルM1はオンし、一方のデイジツト線31
からメモリセルM1を通り接地電位点に向つて電
流が流れる。一方、上記高レベル信号が印加され
た時、しきい電圧VTHが高ければ、このメモリセ
ルM1はオフとなり電流は流れない。この時、メ
モリセルM1を介して電流が流れる状態を論理
“1”レベル、電流が流れない状態を論理“0”
レベルとすれば、この装置は記憶装置として使用
することができる。またフローテイングゲート
FGは前記したように、その周囲を絶縁膜によつ
て取り囲こまれて他とは絶縁分離されているの
で、ここにいつたん注入された電子は通常の使用
状態においては外に逃げることができず、したが
つてデータ不揮発性の記憶装置として使用するこ
とができる。
場合には、選択線35が選択されてメモリセルM
1のコントロールゲーCGに高レベル信号(+5
ボルト)が印加される。この高レベル信号が印加
された時、しきい電圧VTHが低くければ、このメ
モリセルM1はオンし、一方のデイジツト線31
からメモリセルM1を通り接地電位点に向つて電
流が流れる。一方、上記高レベル信号が印加され
た時、しきい電圧VTHが高ければ、このメモリセ
ルM1はオフとなり電流は流れない。この時、メ
モリセルM1を介して電流が流れる状態を論理
“1”レベル、電流が流れない状態を論理“0”
レベルとすれば、この装置は記憶装置として使用
することができる。またフローテイングゲート
FGは前記したように、その周囲を絶縁膜によつ
て取り囲こまれて他とは絶縁分離されているの
で、ここにいつたん注入された電子は通常の使用
状態においては外に逃げることができず、したが
つてデータ不揮発性の記憶装置として使用するこ
とができる。
また一度書き込まれたデータを消去する場合に
は、選択線35およびデイジツト線31それぞれ
を0ボルトに設定し、消去線33に高電圧たとえ
ば+40ボルトのパルス電圧を印加する。このよう
な電圧を印加することにより、メモリセルM1の
フローテイングゲートFGとイレースゲートEGと
の間にフイールドエミツシヨン(電界放出)が生
じて、いままでフローテイングゲートFGに蓄積
されていた電子がイレースゲートEGおよび消去
線33を介して外部に流出される。この結果、こ
のメモリセルM1のしきい電圧VTHは、初期状態
と同様に低い状態に戻る。
は、選択線35およびデイジツト線31それぞれ
を0ボルトに設定し、消去線33に高電圧たとえ
ば+40ボルトのパルス電圧を印加する。このよう
な電圧を印加することにより、メモリセルM1の
フローテイングゲートFGとイレースゲートEGと
の間にフイールドエミツシヨン(電界放出)が生
じて、いままでフローテイングゲートFGに蓄積
されていた電子がイレースゲートEGおよび消去
線33を介して外部に流出される。この結果、こ
のメモリセルM1のしきい電圧VTHは、初期状態
と同様に低い状態に戻る。
このように上記実施例の半導体記憶装置では、
通常の二重ゲート型のMOSトランジスタのフロ
ーテイングゲートに対してイレースゲートを並設
して1ビツト分のメモリセルを構成するようにし
たので、次のような種々の効果を得ることができ
る。
通常の二重ゲート型のMOSトランジスタのフロ
ーテイングゲートに対してイレースゲートを並設
して1ビツト分のメモリセルを構成するようにし
たので、次のような種々の効果を得ることができ
る。
1つのメモリセルを1つのトランジスタで構
成することができ、しかもデータの電気的消去
が行なえる。したがつて電気的消去型のEP―
ROMとして紫外線消去型の同程度の集積度を
もつものが実現できる。またパツケージとして
安価なプラスチツクのものが使用できるため低
コストである。
成することができ、しかもデータの電気的消去
が行なえる。したがつて電気的消去型のEP―
ROMとして紫外線消去型の同程度の集積度を
もつものが実現できる。またパツケージとして
安価なプラスチツクのものが使用できるため低
コストである。
データの書き込み、消去および読み出しを単
一極性の電源で行なうことができる。すなわ
ち、書き込み時には+20ボルト、消去時には+
40ボルト、読み出し時には+5ボルトの正極性
の電源があればよく、また+5ボルトの電圧か
ら昇圧回路によつて+20ボルト、+40ボルトを
得るようにすれば電源は+5ボルトの一つで済
ませることもできる。したがつて印刷配線板等
に実装した状態でデータの書き込み、消去およ
び読み出しが可能である。
一極性の電源で行なうことができる。すなわ
ち、書き込み時には+20ボルト、消去時には+
40ボルト、読み出し時には+5ボルトの正極性
の電源があればよく、また+5ボルトの電圧か
ら昇圧回路によつて+20ボルト、+40ボルトを
得るようにすれば電源は+5ボルトの一つで済
ませることもできる。したがつて印刷配線板等
に実装した状態でデータの書き込み、消去およ
び読み出しが可能である。
ビツト選択用のトランジスタがないので、ワ
ード単位、全ビツト単位で同時にデータを消去
することができる。
ード単位、全ビツト単位で同時にデータを消去
することができる。
データ消去の際フイールドエミツシヨンを利
用しているので、短時間で消去が可能である。
用しているので、短時間で消去が可能である。
3層のポリシリコン構造を形成するのみで他
のプロセスを必要としないので、通常のシリコ
ンゲートプロセスを用いて製品が可能である。
のプロセスを必要としないので、通常のシリコ
ンゲートプロセスを用いて製品が可能である。
しかも上記実施例の記憶装置では、消去ゲート
を制御ゲートとは異なる平面に配置形成すること
により、消去ゲートを制御ゲートとを同じ平面に
配置形成した場合に比べ、メモリセルを複数個設
けて集積回路化する際に消去ゲートと制御ゲート
とを例えば第2図に示されるように互いに交差し
て設けることができるために、これら複数個のメ
モリセルを容易にマトリクス状に配列することが
できる。
を制御ゲートとは異なる平面に配置形成すること
により、消去ゲートを制御ゲートとを同じ平面に
配置形成した場合に比べ、メモリセルを複数個設
けて集積回路化する際に消去ゲートと制御ゲート
とを例えば第2図に示されるように互いに交差し
て設けることができるために、これら複数個のメ
モリセルを容易にマトリクス状に配列することが
できる。
次に、第2図に示すこの発明に係る半導体記憶
装置を製造するための製造方法の一例を、第4図
aないしeに示すパターン平面図および第5図a
ないしeに示すそれらの―線に沿う断面図を
用いて説明する。まず、第4図aおよび第5図a
に示すように、P型シリコンからなる半導体基板
11の表面に光触刻法により絶縁膜を1μm成長
させてフイールド絶縁膜13,13′を形成し、
さらに第4図a中の斜線を付した領域にPあるい
はAsをインプランテーシヨン法あるいは拡散法
によつて拡散し、N型半導体層19C′を形成す
る。上記拡散終了後、上記フイールド絶縁膜1
3,13′形成領域以外の領域の基板11表面を
露出させた後、ここに熱酸化法によつて、前記ゲ
ート絶縁膜12を構成するための1000〜2000Åと
比較的膜厚の薄い熱酸化膜23を形成する。次に
基板11の全体に6000Åの厚みのポリシリコンを
成長させ、これにPあるいはAsをドーピングし
た後、光触刻法によつて第4図bの実線領域に第
1層目の導電体層14を形成する。ここで隣り合
うフイールド絶縁膜13′上には上記第1層目の
導電体層14を形成していない側を示している
が、これは必要に応じて形成してもよい。次に上
記第1層目の導電体層形成後、第4図cおよび第
5図cに示すように、熱酸化法よつて500Åの厚
さの絶縁膜16を成長させ、さらにこれに続いて
CVD法により5000Åの厚さのポリシリコン膜を
成長させ、これを光触刻法を適用してフローテイ
ングゲートとしての第2層目の導電体層15a,
15b,15c,15dを形成する。ここで第5
図cには、図から明らかなようにフローテイング
ゲートとなる導電体層15a,15bのフイール
ド絶縁膜13上に延在する一方側の端部のみが絶
縁膜16を介して第1層目の導電体層14と少な
くとも一部が重なり合う例を示した。そして導電
体層15a,15bの他端については導電体層1
4と重なり合つていない。フローテイングゲート
形成後、第4図dおよび第5図dに示すように、
熱酸化法によつて1000〜2000Åの厚さの絶縁膜1
7を形成し、その上にポリシリコンを堆積形成し
これに光触刻法を適用してコントロールゲートと
なる第3層目の導電体層18A,18Bを形成す
ると同時に第2層目の導電体層15a,15b,
15c,15dをセルフアラインにより形成す
る。次に第4図e中の斜線を付した領域にPある
いはAsを拡散してN+型半導体層19A,19
B,19Cを形成する。さらに第4図eおよび第
5図eに示すように、基板11全体に絶縁膜20
およびAl膜を連続して堆積形成し、このAl膜に
光触刻法を適用して第4層目の導電体層21A,
21Bを形成すると共に、コンタクト部分22
A,22Bによつて上記N+型半導体層19A,
19Bそれぞれと接続することによりこの半導体
記憶装置は完成する。
装置を製造するための製造方法の一例を、第4図
aないしeに示すパターン平面図および第5図a
ないしeに示すそれらの―線に沿う断面図を
用いて説明する。まず、第4図aおよび第5図a
に示すように、P型シリコンからなる半導体基板
11の表面に光触刻法により絶縁膜を1μm成長
させてフイールド絶縁膜13,13′を形成し、
さらに第4図a中の斜線を付した領域にPあるい
はAsをインプランテーシヨン法あるいは拡散法
によつて拡散し、N型半導体層19C′を形成す
る。上記拡散終了後、上記フイールド絶縁膜1
3,13′形成領域以外の領域の基板11表面を
露出させた後、ここに熱酸化法によつて、前記ゲ
ート絶縁膜12を構成するための1000〜2000Åと
比較的膜厚の薄い熱酸化膜23を形成する。次に
基板11の全体に6000Åの厚みのポリシリコンを
成長させ、これにPあるいはAsをドーピングし
た後、光触刻法によつて第4図bの実線領域に第
1層目の導電体層14を形成する。ここで隣り合
うフイールド絶縁膜13′上には上記第1層目の
導電体層14を形成していない側を示している
が、これは必要に応じて形成してもよい。次に上
記第1層目の導電体層形成後、第4図cおよび第
5図cに示すように、熱酸化法よつて500Åの厚
さの絶縁膜16を成長させ、さらにこれに続いて
CVD法により5000Åの厚さのポリシリコン膜を
成長させ、これを光触刻法を適用してフローテイ
ングゲートとしての第2層目の導電体層15a,
15b,15c,15dを形成する。ここで第5
図cには、図から明らかなようにフローテイング
ゲートとなる導電体層15a,15bのフイール
ド絶縁膜13上に延在する一方側の端部のみが絶
縁膜16を介して第1層目の導電体層14と少な
くとも一部が重なり合う例を示した。そして導電
体層15a,15bの他端については導電体層1
4と重なり合つていない。フローテイングゲート
形成後、第4図dおよび第5図dに示すように、
熱酸化法によつて1000〜2000Åの厚さの絶縁膜1
7を形成し、その上にポリシリコンを堆積形成し
これに光触刻法を適用してコントロールゲートと
なる第3層目の導電体層18A,18Bを形成す
ると同時に第2層目の導電体層15a,15b,
15c,15dをセルフアラインにより形成す
る。次に第4図e中の斜線を付した領域にPある
いはAsを拡散してN+型半導体層19A,19
B,19Cを形成する。さらに第4図eおよび第
5図eに示すように、基板11全体に絶縁膜20
およびAl膜を連続して堆積形成し、このAl膜に
光触刻法を適用して第4層目の導電体層21A,
21Bを形成すると共に、コンタクト部分22
A,22Bによつて上記N+型半導体層19A,
19Bそれぞれと接続することによりこの半導体
記憶装置は完成する。
なおこの発明は上記実施例に限定されるもので
はなく、たとえば第2層目の導電体層15の各右
側端部あるいは各左側端部のみが第1層目の導電
体層14の少なくとも一部と重なり合つている場
合について説明したが、これは導電体層15の各
両端部で重なり合うようにして構成してもよい。
また第1層目の導電体層14および第2層目の導
電体層15は共にポリシリコンによつて構成する
場合について説明したが、これはモリブデンを用
いてもよい。
はなく、たとえば第2層目の導電体層15の各右
側端部あるいは各左側端部のみが第1層目の導電
体層14の少なくとも一部と重なり合つている場
合について説明したが、これは導電体層15の各
両端部で重なり合うようにして構成してもよい。
また第1層目の導電体層14および第2層目の導
電体層15は共にポリシリコンによつて構成する
場合について説明したが、これはモリブデンを用
いてもよい。
以上説明したようにこの発明の半導体記憶装置
は、1つのメモリセルを1つのトランジスタで構
成することができ、しかもデータを電気的に消去
することができるため、E2P―ROMに採用すれ
ば極めて多くの効果を得ることができる。
は、1つのメモリセルを1つのトランジスタで構
成することができ、しかもデータを電気的に消去
することができるため、E2P―ROMに採用すれ
ば極めて多くの効果を得ることができる。
第1図は従来のE2―P―ROMの1つのメモリ
セル部分の構成図、第2図aないしdはこの発明
に係る半導体記憶装置を示すものであり、第2図
aはパターン平面図、第2図bは同図aの―
′線に沿う構造断面図、第2図cは同図aの
―′線に沿う構造断面図、第2図dは同図aの
―′線に沿う構造断面図、第3図は第2図に
示す装置の等価回路図、第4図aないしeおよび
第5図aないしeはそれぞれ上記第2図に示す装
置を製造するための製造方法の一例を説明するた
めのもので、第4図aないしeはパターン平面
図、第5図aないしeは第4図aないしeの各
―′線に沿う断面図である。 11…半導体基板、12…ゲート絶縁膜、13
…フイールド絶縁膜、14…第1層目の導電体層
(イレースゲート)、15…第2層目の導電体層
(フローテイングゲート)、16,17,20…絶
縁膜、18…第3層目の導電体層(コントロール
ゲート)、19…N+型半導体層、21…第4層目
の導電体層、22…コンタクト部分、23…熱酸
化膜、31,32…デイジツト線、33,34…
消去線、35,36…選択線、M1,M2,M
3,M4…メモリセル、CG…コントロールゲー
ト(制御ゲート)、FG…フローテイングゲート
(浮遊ゲート)、EG…イレースゲート(消去ゲー
ト)、D…ドレイン、S…ソース。
セル部分の構成図、第2図aないしdはこの発明
に係る半導体記憶装置を示すものであり、第2図
aはパターン平面図、第2図bは同図aの―
′線に沿う構造断面図、第2図cは同図aの
―′線に沿う構造断面図、第2図dは同図aの
―′線に沿う構造断面図、第3図は第2図に
示す装置の等価回路図、第4図aないしeおよび
第5図aないしeはそれぞれ上記第2図に示す装
置を製造するための製造方法の一例を説明するた
めのもので、第4図aないしeはパターン平面
図、第5図aないしeは第4図aないしeの各
―′線に沿う断面図である。 11…半導体基板、12…ゲート絶縁膜、13
…フイールド絶縁膜、14…第1層目の導電体層
(イレースゲート)、15…第2層目の導電体層
(フローテイングゲート)、16,17,20…絶
縁膜、18…第3層目の導電体層(コントロール
ゲート)、19…N+型半導体層、21…第4層目
の導電体層、22…コンタクト部分、23…熱酸
化膜、31,32…デイジツト線、33,34…
消去線、35,36…選択線、M1,M2,M
3,M4…メモリセル、CG…コントロールゲー
ト(制御ゲート)、FG…フローテイングゲート
(浮遊ゲート)、EG…イレースゲート(消去ゲー
ト)、D…ドレイン、S…ソース。
Claims (1)
- 【特許請求の範囲】 1 半導体基体と、この基体上に絶縁膜を介して
設けられる制御ゲートと、この制御ゲートと上記
基体によつて挟まれた上記絶縁膜内に並設される
浮遊ゲートおよび消去ゲートとを具備したことを
特徴とする半導体記憶装置。 2 前記浮遊ゲートと前記消去ゲートの一部が絶
縁膜を介して重なり合つている特許請求の範囲第
1項に記載の半導体記憶装置。 3 前記重なり部分がフイールド領域内にある特
許請求の範囲第2項に記載の半導体記憶装置。 4 前記浮遊ゲートと前記消去ゲートとの重なり
部分において、消去ゲートと前記基体との間の距
離が浮遊ゲートと前記基体との間の距離よりも短
く設定されている特許請求の範囲第2項に記載の
半導体記憶装置。 5 前記浮遊ゲートおよび前記消去ゲートが共に
ポリシリコンによつて構成されている特許請求の
範囲第1項に記載の半導体記憶装置。 6 前記浮遊ゲートおよび前記消去ゲートが共に
モリブデンによつて構成されている特許請求の範
囲第1項に記載の半導体記憶装置。
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP55163931A JPS5787163A (en) | 1980-11-20 | 1980-11-20 | Semiconductor memory storage |
EP81305349A EP0052982B1 (en) | 1980-11-20 | 1981-11-11 | Semiconductor memory device and method for manufacturing the same |
DE8181305349T DE3175125D1 (en) | 1980-11-20 | 1981-11-11 | Semiconductor memory device and method for manufacturing the same |
US06/321,322 US4803529A (en) | 1980-11-20 | 1981-11-13 | Electrically erasable and electrically programmable read only memory |
US07/193,079 US4910565A (en) | 1980-11-20 | 1988-05-12 | Electrically erasable and electrically programmable read-only memory |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP55163931A JPS5787163A (en) | 1980-11-20 | 1980-11-20 | Semiconductor memory storage |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS5787163A JPS5787163A (en) | 1982-05-31 |
JPS6139752B2 true JPS6139752B2 (ja) | 1986-09-05 |
Family
ID=15783540
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP55163931A Granted JPS5787163A (en) | 1980-11-20 | 1980-11-20 | Semiconductor memory storage |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5787163A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7907451B2 (en) | 2008-12-08 | 2011-03-15 | Empire Technology Development Llc | Semiconductor storage device and method of manufacturing same |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0644630B2 (ja) * | 1987-04-24 | 1994-06-08 | 株式会社東芝 | 不揮発性半導体メモリ |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS52106275A (en) * | 1976-03-03 | 1977-09-06 | Nec Corp | Floating type nonvoltile semiconductor memory element |
JPS5513901A (en) * | 1978-07-17 | 1980-01-31 | Hitachi Ltd | Fixed memory of semiconductor |
-
1980
- 1980-11-20 JP JP55163931A patent/JPS5787163A/ja active Granted
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS52106275A (en) * | 1976-03-03 | 1977-09-06 | Nec Corp | Floating type nonvoltile semiconductor memory element |
JPS5513901A (en) * | 1978-07-17 | 1980-01-31 | Hitachi Ltd | Fixed memory of semiconductor |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7907451B2 (en) | 2008-12-08 | 2011-03-15 | Empire Technology Development Llc | Semiconductor storage device and method of manufacturing same |
Also Published As
Publication number | Publication date |
---|---|
JPS5787163A (en) | 1982-05-31 |
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