JPS6139752B2 - - Google Patents
Info
- Publication number
- JPS6139752B2 JPS6139752B2 JP55163931A JP16393180A JPS6139752B2 JP S6139752 B2 JPS6139752 B2 JP S6139752B2 JP 55163931 A JP55163931 A JP 55163931A JP 16393180 A JP16393180 A JP 16393180A JP S6139752 B2 JPS6139752 B2 JP S6139752B2
- Authority
- JP
- Japan
- Prior art keywords
- gate
- erase
- insulating film
- memory cell
- floating gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 239000004065 semiconductor Substances 0.000 claims description 33
- 239000000758 substrate Substances 0.000 claims description 18
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 10
- 229920005591 polysilicon Polymers 0.000 claims description 10
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 claims description 2
- 229910052750 molybdenum Inorganic materials 0.000 claims description 2
- 239000011733 molybdenum Substances 0.000 claims description 2
- 239000010408 film Substances 0.000 description 33
- 239000004020 conductor Substances 0.000 description 27
- 238000000034 method Methods 0.000 description 7
- 230000010354 integration Effects 0.000 description 6
- 238000004519 manufacturing process Methods 0.000 description 6
- 238000000206 photolithography Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 230000003647 oxidation Effects 0.000 description 3
- 238000007254 oxidation reaction Methods 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 238000013500 data storage Methods 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000002784 hot electron Substances 0.000 description 2
- 239000011159 matrix material Substances 0.000 description 2
- PCTMTFRHKVHKIS-BMFZQQSSSA-N (1s,3r,4e,6e,8e,10e,12e,14e,16e,18s,19r,20r,21s,25r,27r,30r,31r,33s,35r,37s,38r)-3-[(2r,3s,4s,5s,6r)-4-amino-3,5-dihydroxy-6-methyloxan-2-yl]oxy-19,25,27,30,31,33,35,37-octahydroxy-18,20,21-trimethyl-23-oxo-22,39-dioxabicyclo[33.3.1]nonatriaconta-4,6,8,10 Chemical compound C1C=C2C[C@@H](OS(O)(=O)=O)CC[C@]2(C)[C@@H]2[C@@H]1[C@@H]1CC[C@H]([C@H](C)CCCC(C)C)[C@@]1(C)CC2.O[C@H]1[C@@H](N)[C@H](O)[C@@H](C)O[C@H]1O[C@H]1/C=C/C=C/C=C/C=C/C=C/C=C/C=C/[C@H](C)[C@@H](O)[C@@H](C)[C@H](C)OC(=O)C[C@H](O)C[C@H](O)CC[C@@H](O)[C@H](O)C[C@H](O)C[C@](O)(C[C@H](O)[C@H]2C(O)=O)O[C@H]2C1 PCTMTFRHKVHKIS-BMFZQQSSSA-N 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
Landscapes
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Description
【発明の詳細な説明】
この発明はデータの電気的消去が可能なプログ
ラマブルROMのメモリセルに好適な半導体記憶
装置に関する。
ラマブルROMのメモリセルに好適な半導体記憶
装置に関する。
EP―POM（Erasable Programable―ROM）
は製造後にデータの書込みあるいは消去が可能で
あり、これを大きく別けると紫外線消去型のもの
と電気的消去型のものの２つになる。このうち紫
外線消去型のEP―ROMは１つのメモリセルを１
つのトランジスタで構成することができるために
高集積化が可能であり、現在までに32Kビツトお
よび64Kビツトの集積度を持つものが開発されて
いる。しかしながらこの紫外線消去型のものは紫
外線を通すパツケージを必要とするため、価格が
高価となる。一方、電気的消去型のものは（これ
を特にE2P―ROM（Electrically Erasable Ｐ―
ROM）と称する）、１つのメモリセルを最低２つ
のトランジスタで構成するために、集積度をあま
り高くすることはできず、現在までに16Kビツト
の集積度を持つものまでしか発表されていない。
しかしこの電気的消去型のものはパツケージとし
て安価なプラスチツクが使用可能なため、製造コ
ストを低くすることができるという利点をもつて
いる。
は製造後にデータの書込みあるいは消去が可能で
あり、これを大きく別けると紫外線消去型のもの
と電気的消去型のものの２つになる。このうち紫
外線消去型のEP―ROMは１つのメモリセルを１
つのトランジスタで構成することができるために
高集積化が可能であり、現在までに32Kビツトお
よび64Kビツトの集積度を持つものが開発されて
いる。しかしながらこの紫外線消去型のものは紫
外線を通すパツケージを必要とするため、価格が
高価となる。一方、電気的消去型のものは（これ
を特にE2P―ROM（Electrically Erasable Ｐ―
ROM）と称する）、１つのメモリセルを最低２つ
のトランジスタで構成するために、集積度をあま
り高くすることはできず、現在までに16Kビツト
の集積度を持つものまでしか発表されていない。
しかしこの電気的消去型のものはパツケージとし
て安価なプラスチツクが使用可能なため、製造コ
ストを低くすることができるという利点をもつて
いる。
このうち第１図は、1980年２月、ISSCCにお
いて発表された、１つのメモリセルを２つのトラ
ンジスタで構成した従来のE2P―ROMの１つの
メモリセル部分を示す構成図である。図において
１はデイジツト線、２は選択線、３はデータプロ
グラム線であり、デイジツト線１と接地電位点と
の間には、ビツト選択用のMOSトランジスタ４
とデータ記憶用でコントロールゲートとフローテ
イングゲートを持つ二重ゲート型のMOSトラン
ジスタ５とが直列接続されている。そして上記一
方のMOSトランジスタ４のゲートは上記選択線
２に接続され、他方のMOSトランジスタ５のコ
ントロールゲートは上記データプログラム線３に
接続される。
いて発表された、１つのメモリセルを２つのトラ
ンジスタで構成した従来のE2P―ROMの１つの
メモリセル部分を示す構成図である。図において
１はデイジツト線、２は選択線、３はデータプロ
グラム線であり、デイジツト線１と接地電位点と
の間には、ビツト選択用のMOSトランジスタ４
とデータ記憶用でコントロールゲートとフローテ
イングゲートを持つ二重ゲート型のMOSトラン
ジスタ５とが直列接続されている。そして上記一
方のMOSトランジスタ４のゲートは上記選択線
２に接続され、他方のMOSトランジスタ５のコ
ントロールゲートは上記データプログラム線３に
接続される。
このような構成でなる従来のE2P―ROMには
次のような欠点がある。
次のような欠点がある。
第１図から明らかなように、１つのメモリセ
ルを２つのトランジスタによつて構成している
ため、紫外線消去型のものに比較して素子数は
２倍、集積度は1/2となり、集積化するには不
利である。
ルを２つのトランジスタによつて構成している
ため、紫外線消去型のものに比較して素子数は
２倍、集積度は1/2となり、集積化するには不
利である。
データの書込みおよび消去の際に正負両極性
の電圧が必要であり、印刷配線板等に実装した
場合、電気的にデータの書き換えを行なうため
には、正負両極性の電源が必要である。
の電圧が必要であり、印刷配線板等に実装した
場合、電気的にデータの書き換えを行なうため
には、正負両極性の電源が必要である。
ワード単位、全ビツト単位で同時にデータを
消去するのが困難である。
消去するのが困難である。
短時間で全ビツトのデータを消去するのが困
難である。
難である。
５ボルト単一電源でデータを消去することが
不可能である。
不可能である。
この発明は上記のような欠点を除去することが
できる半導体記憶装置を提供することを目的とす
る。
できる半導体記憶装置を提供することを目的とす
る。
以下図面を参照してこの発明の一実施例を説明
する。第２図ａないしｄはこの発明に係る半導体
記憶装置のメモリセル４ビツト分の構成を示すも
のであり、第２図ａはパターン平面図、第２図ｂ
は同図ａの―′線に沿う構造断面図、第２図
ｃは同図ａの―′線に沿う構造断面図、第２
図ｄは同図ａの―′線に沿う構造断面図であ
る。
する。第２図ａないしｄはこの発明に係る半導体
記憶装置のメモリセル４ビツト分の構成を示すも
のであり、第２図ａはパターン平面図、第２図ｂ
は同図ａの―′線に沿う構造断面図、第２図
ｃは同図ａの―′線に沿う構造断面図、第２
図ｄは同図ａの―′線に沿う構造断面図であ
る。
第２図において１１はＰ型シリコンからなる半
導体基板であり、この基板１１の表面にはゲート
絶縁膜１２ａ，１２ｂ，１２ｃ，１２ｄが一定の
間隔でXYマトリクス状に配置形成されている。
さらに上記基板１１の表面には、図中上下方向に
隣り合う各２個所のゲート絶縁膜１２ａと１２
ｃ，１２ｂと１２ｄを対とし、このゲート絶縁膜
対相互間にはフイールド絶縁膜１３が形成されて
いる。またこのフイールド絶縁膜１３上には、Ｐ
あるいはAsを含むポリシリコンからなる第１層
目の導電体層１４が形成されている。さらに上記
各ゲート絶縁膜１２ａ，１２ｂ，１２ｃ，１２ｄ
上には、ポリシリコンからなる第２層目の導電体
層１５ａ，１５ｂ，１５ｃ，１５ｄそれぞれが互
いに分離して形成されている。そして図中第１層
目の導電体層１４に対して左側に位置している２
個所の第２層目の導電体層１５ａ，１５ｃの各右
側端部は、絶縁膜１６を介して上記第１層目の導
電体層１４の左側端部と重なり合つている。また
導電体層１４に対して右側に位置している２個所
の第２層目の導電体層１５ｂ，１５ｄの各左側端
部は、上記絶縁膜１６を介して導電体層１４の右
側端部と重なり合つている。さらにまた図中左右
の方向に隣り合う第２層目の導電体層１５ａ，１
５ｂ上には、これを覆うように絶縁膜１７を介し
て、この両導電体層１５ａ，１５ｂとほぼ同じ幅
に設定されたポリシリコンからなる第３層目の導
電体層１８Ａが形成されると共に、これと同様に
図中左右の方向に隣り合う第２層目の導電体層１
５ｃ，１５ｄ上にはこれを覆うように、上記絶縁
膜１７を介して、この両導電体層１５ｃ，１５ｄ
とほぼ同じ幅に設定されたポリシリコンからなる
もう一つの第３層目の導電体層１８Ｂが形成され
ている。そしてまた、図中上下方向に隣り合う２
個所のゲート絶縁膜１２ａと１２ｃとの間の基板
１１の表面領域には、N+型半導体層１９Ａが形
成され、これと同様に２個所のゲート絶縁膜１２
ｂと１２ｄとの間の基板１１の表面領域には、
N+型半導体層１９Ｂが形成されている。さらに
各ゲート絶縁膜１２ａ，１２ｂ，１２ｃ，１２ｄ
に対して、上記N+型半導体層１９Ａあるいは１
９Ｂ形成側とは反対側の基板１１の表面領域に
は、連続したN+型半導体層１９Ｃが形成されて
いる。また上記第３層目の導電体層１８Ａ，１８
Ｂ上には、絶縁膜２０を介してAlからなる第４
層目の導電体層２１Ａ，２１Ｂが形成されてい
て、このうち一方の導電体層２１Ａと前記N+型
半導体層１９Ａとがコンタクト部分２２Ａによつ
て接続され、他方の導電体層２１Ｂと前記N+型
半導体層１９Ｂとがもう１つのコンタクト部分２
２Ｂによつて接続されている。そして前記N+型
半導体層１９Ｃは基準電位点たとえば接地電位点
に接続されている。
導体基板であり、この基板１１の表面にはゲート
絶縁膜１２ａ，１２ｂ，１２ｃ，１２ｄが一定の
間隔でXYマトリクス状に配置形成されている。
さらに上記基板１１の表面には、図中上下方向に
隣り合う各２個所のゲート絶縁膜１２ａと１２
ｃ，１２ｂと１２ｄを対とし、このゲート絶縁膜
対相互間にはフイールド絶縁膜１３が形成されて
いる。またこのフイールド絶縁膜１３上には、Ｐ
あるいはAsを含むポリシリコンからなる第１層
目の導電体層１４が形成されている。さらに上記
各ゲート絶縁膜１２ａ，１２ｂ，１２ｃ，１２ｄ
上には、ポリシリコンからなる第２層目の導電体
層１５ａ，１５ｂ，１５ｃ，１５ｄそれぞれが互
いに分離して形成されている。そして図中第１層
目の導電体層１４に対して左側に位置している２
個所の第２層目の導電体層１５ａ，１５ｃの各右
側端部は、絶縁膜１６を介して上記第１層目の導
電体層１４の左側端部と重なり合つている。また
導電体層１４に対して右側に位置している２個所
の第２層目の導電体層１５ｂ，１５ｄの各左側端
部は、上記絶縁膜１６を介して導電体層１４の右
側端部と重なり合つている。さらにまた図中左右
の方向に隣り合う第２層目の導電体層１５ａ，１
５ｂ上には、これを覆うように絶縁膜１７を介し
て、この両導電体層１５ａ，１５ｂとほぼ同じ幅
に設定されたポリシリコンからなる第３層目の導
電体層１８Ａが形成されると共に、これと同様に
図中左右の方向に隣り合う第２層目の導電体層１
５ｃ，１５ｄ上にはこれを覆うように、上記絶縁
膜１７を介して、この両導電体層１５ｃ，１５ｄ
とほぼ同じ幅に設定されたポリシリコンからなる
もう一つの第３層目の導電体層１８Ｂが形成され
ている。そしてまた、図中上下方向に隣り合う２
個所のゲート絶縁膜１２ａと１２ｃとの間の基板
１１の表面領域には、N+型半導体層１９Ａが形
成され、これと同様に２個所のゲート絶縁膜１２
ｂと１２ｄとの間の基板１１の表面領域には、
N+型半導体層１９Ｂが形成されている。さらに
各ゲート絶縁膜１２ａ，１２ｂ，１２ｃ，１２ｄ
に対して、上記N+型半導体層１９Ａあるいは１
９Ｂ形成側とは反対側の基板１１の表面領域に
は、連続したN+型半導体層１９Ｃが形成されて
いる。また上記第３層目の導電体層１８Ａ，１８
Ｂ上には、絶縁膜２０を介してAlからなる第４
層目の導電体層２１Ａ，２１Ｂが形成されてい
て、このうち一方の導電体層２１Ａと前記N+型
半導体層１９Ａとがコンタクト部分２２Ａによつ
て接続され、他方の導電体層２１Ｂと前記N+型
半導体層１９Ｂとがもう１つのコンタクト部分２
２Ｂによつて接続されている。そして前記N+型
半導体層１９Ｃは基準電位点たとえば接地電位点
に接続されている。
また第２図ａにおいて記号ABCDを付して示す
破線で囲こまれた領域は、この半導体記憶装置の
１ビツト分のメモリセルを示し、このメモリセル
は第２図ｂから明らかなように、第２層目の導電
体層１５をフローテイングゲート（浮遊ゲー
ト）、第３層目の導電体層１８をコントロールゲ
ート（制御ゲート）、第１層目の導電体層１４を
イレースゲート（消去ゲート）とするMOSトラ
ンジスタから構成され、さらに第２図ｂに示す２
ビツト分をみた場合、上記コントロールゲートと
イレースゲートはそれぞれ共通であり、イレース
ゲートに関して左右対称に構成された一対の
MOSトランジスタから構成されている。そして
上記コントロールゲートは絶縁膜を介して半導体
基板１１上に設けられ、またフローテイングゲー
トとイレースゲートは上記コントロールゲートと
基板１１によつて挾まれた絶縁膜内に並設された
構成となつている。またイレースゲートはフイー
ルド絶縁膜１３上に形成されているため、各フロ
ーテイングゲートとイレースゲートとの重なり合
つている部分はフイールド領域内に存在すること
になる。さらに第２図ｂに示すように、上記重な
り合つている部分において、第２層目の導電体層
１５すなわちフローテイングゲートが、第１層目
の導電体層１４すなわちイレースゲートの上部に
位置し、基板１１と導電体層１４との間の距離が
基板１１と導電体層１５との間の距離よりも短か
くなつている。
破線で囲こまれた領域は、この半導体記憶装置の
１ビツト分のメモリセルを示し、このメモリセル
は第２図ｂから明らかなように、第２層目の導電
体層１５をフローテイングゲート（浮遊ゲー
ト）、第３層目の導電体層１８をコントロールゲ
ート（制御ゲート）、第１層目の導電体層１４を
イレースゲート（消去ゲート）とするMOSトラ
ンジスタから構成され、さらに第２図ｂに示す２
ビツト分をみた場合、上記コントロールゲートと
イレースゲートはそれぞれ共通であり、イレース
ゲートに関して左右対称に構成された一対の
MOSトランジスタから構成されている。そして
上記コントロールゲートは絶縁膜を介して半導体
基板１１上に設けられ、またフローテイングゲー
トとイレースゲートは上記コントロールゲートと
基板１１によつて挾まれた絶縁膜内に並設された
構成となつている。またイレースゲートはフイー
ルド絶縁膜１３上に形成されているため、各フロ
ーテイングゲートとイレースゲートとの重なり合
つている部分はフイールド領域内に存在すること
になる。さらに第２図ｂに示すように、上記重な
り合つている部分において、第２層目の導電体層
１５すなわちフローテイングゲートが、第１層目
の導電体層１４すなわちイレースゲートの上部に
位置し、基板１１と導電体層１４との間の距離が
基板１１と導電体層１５との間の距離よりも短か
くなつている。
第３図は上記第２図に示す半導体記憶装置の等
価回路図である。図において、３１，３２は前記
第４層目の導電体層２１Ａ，２１Ｂからなるデイ
ジツト線、３３，３４は前記第１層目の導電体層
１４が延長されて形成された消去線、３５，３６
は前記第３層目の導電体層１８Ａ，１８Ｂが延長
されて形成された選択線である。またＭ１〜Ｍ４
はメモリセルであり、各メモリセルはコントロー
ルゲートCG，フローテイングゲートFG，イレー
スゲートEG，ドレインＤおよびソースＳから構
成され、メモリセルＭ１，Ｍ２のドレインＤは上
記一方のデイジツト線３１に、メモリセルＭ３，
Ｍ４のドレインＤは他方のデイジツト線３２に、
そしてすべてのメモリセルのソースＳは接地電位
点にそれぞれ接続される。
価回路図である。図において、３１，３２は前記
第４層目の導電体層２１Ａ，２１Ｂからなるデイ
ジツト線、３３，３４は前記第１層目の導電体層
１４が延長されて形成された消去線、３５，３６
は前記第３層目の導電体層１８Ａ，１８Ｂが延長
されて形成された選択線である。またＭ１〜Ｍ４
はメモリセルであり、各メモリセルはコントロー
ルゲートCG，フローテイングゲートFG，イレー
スゲートEG，ドレインＤおよびソースＳから構
成され、メモリセルＭ１，Ｍ２のドレインＤは上
記一方のデイジツト線３１に、メモリセルＭ３，
Ｍ４のドレインＤは他方のデイジツト線３２に、
そしてすべてのメモリセルのソースＳは接地電位
点にそれぞれ接続される。
次に上記第３図に示す等価回路を用いて、この
発明の半導体記憶装置の作用を説明する。いま第
３図中のメモリセルＭ１に注目すると、初期状態
ではこのメモリセルＭ１のフローテイングゲート
FGには電子が注入されておらず、そのしきい電
圧ＶTHは低い状態になつている。
発明の半導体記憶装置の作用を説明する。いま第
３図中のメモリセルＭ１に注目すると、初期状態
ではこのメモリセルＭ１のフローテイングゲート
FGには電子が注入されておらず、そのしきい電
圧ＶTHは低い状態になつている。
このメモリセルＭ１にデータを書き込む場合に
は、選択線３５に正極性の高電圧たとえば＋20ボ
ルトを、デイジツト線３１に正極性の高電圧たと
えば＋20ボルトをそれぞれ印加することにより、
メモリセルＭ１のソースＳからドレインＤに向つ
て熱電子の流れが生じ、ソース・ドレイン間すな
わちチヤンネル領域からこの熱電子がフローテイ
ングゲートFGに注入される。これによつて、こ
のメモリセルＭ１のしきい電圧ＶTHが上昇する。
なおこのデータ書込みの時、消去線３３には高電
圧たとえば＋20ボルトのパルスを印加するかある
いは＋５ボルト、０ボルトの直流電圧を印加して
もよいし、あるいは開放にしてもよい。
は、選択線３５に正極性の高電圧たとえば＋20ボ
ルトを、デイジツト線３１に正極性の高電圧たと
えば＋20ボルトをそれぞれ印加することにより、
メモリセルＭ１のソースＳからドレインＤに向つ
て熱電子の流れが生じ、ソース・ドレイン間すな
わちチヤンネル領域からこの熱電子がフローテイ
ングゲートFGに注入される。これによつて、こ
のメモリセルＭ１のしきい電圧ＶTHが上昇する。
なおこのデータ書込みの時、消去線３３には高電
圧たとえば＋20ボルトのパルスを印加するかある
いは＋５ボルト、０ボルトの直流電圧を印加して
もよいし、あるいは開放にしてもよい。
次にこのメモリセルＭ１からデータを読み出す
場合には、選択線３５が選択されてメモリセルＭ
１のコントロールゲーCGに高レベル信号（＋５
ボルト）が印加される。この高レベル信号が印加
された時、しきい電圧ＶTHが低くければ、このメ
モリセルＭ１はオンし、一方のデイジツト線３１
からメモリセルＭ１を通り接地電位点に向つて電
流が流れる。一方、上記高レベル信号が印加され
た時、しきい電圧ＶTHが高ければ、このメモリセ
ルＭ１はオフとなり電流は流れない。この時、メ
モリセルＭ１を介して電流が流れる状態を論理
“１”レベル、電流が流れない状態を論理“０”
レベルとすれば、この装置は記憶装置として使用
することができる。またフローテイングゲート
FGは前記したように、その周囲を絶縁膜によつ
て取り囲こまれて他とは絶縁分離されているの
で、ここにいつたん注入された電子は通常の使用
状態においては外に逃げることができず、したが
つてデータ不揮発性の記憶装置として使用するこ
とができる。
場合には、選択線３５が選択されてメモリセルＭ
１のコントロールゲーCGに高レベル信号（＋５
ボルト）が印加される。この高レベル信号が印加
された時、しきい電圧ＶTHが低くければ、このメ
モリセルＭ１はオンし、一方のデイジツト線３１
からメモリセルＭ１を通り接地電位点に向つて電
流が流れる。一方、上記高レベル信号が印加され
た時、しきい電圧ＶTHが高ければ、このメモリセ
ルＭ１はオフとなり電流は流れない。この時、メ
モリセルＭ１を介して電流が流れる状態を論理
“１”レベル、電流が流れない状態を論理“０”
レベルとすれば、この装置は記憶装置として使用
することができる。またフローテイングゲート
FGは前記したように、その周囲を絶縁膜によつ
て取り囲こまれて他とは絶縁分離されているの
で、ここにいつたん注入された電子は通常の使用
状態においては外に逃げることができず、したが
つてデータ不揮発性の記憶装置として使用するこ
とができる。
また一度書き込まれたデータを消去する場合に
は、選択線３５およびデイジツト線３１それぞれ
を０ボルトに設定し、消去線３３に高電圧たとえ
ば＋40ボルトのパルス電圧を印加する。このよう
な電圧を印加することにより、メモリセルＭ１の
フローテイングゲートFGとイレースゲートEGと
の間にフイールドエミツシヨン（電界放出）が生
じて、いままでフローテイングゲートFGに蓄積
されていた電子がイレースゲートEGおよび消去
線３３を介して外部に流出される。この結果、こ
のメモリセルＭ１のしきい電圧ＶTHは、初期状態
と同様に低い状態に戻る。
は、選択線３５およびデイジツト線３１それぞれ
を０ボルトに設定し、消去線３３に高電圧たとえ
ば＋40ボルトのパルス電圧を印加する。このよう
な電圧を印加することにより、メモリセルＭ１の
フローテイングゲートFGとイレースゲートEGと
の間にフイールドエミツシヨン（電界放出）が生
じて、いままでフローテイングゲートFGに蓄積
されていた電子がイレースゲートEGおよび消去
線３３を介して外部に流出される。この結果、こ
のメモリセルＭ１のしきい電圧ＶTHは、初期状態
と同様に低い状態に戻る。
このように上記実施例の半導体記憶装置では、
通常の二重ゲート型のMOSトランジスタのフロ
ーテイングゲートに対してイレースゲートを並設
して１ビツト分のメモリセルを構成するようにし
たので、次のような種々の効果を得ることができ
る。
通常の二重ゲート型のMOSトランジスタのフロ
ーテイングゲートに対してイレースゲートを並設
して１ビツト分のメモリセルを構成するようにし
たので、次のような種々の効果を得ることができ
る。
１つのメモリセルを１つのトランジスタで構
成することができ、しかもデータの電気的消去
が行なえる。したがつて電気的消去型のEP―
ROMとして紫外線消去型の同程度の集積度を
もつものが実現できる。またパツケージとして
安価なプラスチツクのものが使用できるため低
コストである。
成することができ、しかもデータの電気的消去
が行なえる。したがつて電気的消去型のEP―
ROMとして紫外線消去型の同程度の集積度を
もつものが実現できる。またパツケージとして
安価なプラスチツクのものが使用できるため低
コストである。
データの書き込み、消去および読み出しを単
一極性の電源で行なうことができる。すなわ
ち、書き込み時には＋20ボルト、消去時には＋
40ボルト、読み出し時には＋５ボルトの正極性
の電源があればよく、また＋５ボルトの電圧か
ら昇圧回路によつて＋20ボルト、＋40ボルトを
得るようにすれば電源は＋５ボルトの一つで済
ませることもできる。したがつて印刷配線板等
に実装した状態でデータの書き込み、消去およ
び読み出しが可能である。
一極性の電源で行なうことができる。すなわ
ち、書き込み時には＋20ボルト、消去時には＋
40ボルト、読み出し時には＋５ボルトの正極性
の電源があればよく、また＋５ボルトの電圧か
ら昇圧回路によつて＋20ボルト、＋40ボルトを
得るようにすれば電源は＋５ボルトの一つで済
ませることもできる。したがつて印刷配線板等
に実装した状態でデータの書き込み、消去およ
び読み出しが可能である。
ビツト選択用のトランジスタがないので、ワ
ード単位、全ビツト単位で同時にデータを消去
することができる。
ード単位、全ビツト単位で同時にデータを消去
することができる。
データ消去の際フイールドエミツシヨンを利
用しているので、短時間で消去が可能である。
用しているので、短時間で消去が可能である。
３層のポリシリコン構造を形成するのみで他
のプロセスを必要としないので、通常のシリコ
ンゲートプロセスを用いて製品が可能である。
のプロセスを必要としないので、通常のシリコ
ンゲートプロセスを用いて製品が可能である。
しかも上記実施例の記憶装置では、消去ゲート
を制御ゲートとは異なる平面に配置形成すること
により、消去ゲートを制御ゲートとを同じ平面に
配置形成した場合に比べ、メモリセルを複数個設
けて集積回路化する際に消去ゲートと制御ゲート
とを例えば第２図に示されるように互いに交差し
て設けることができるために、これら複数個のメ
モリセルを容易にマトリクス状に配列することが
できる。
を制御ゲートとは異なる平面に配置形成すること
により、消去ゲートを制御ゲートとを同じ平面に
配置形成した場合に比べ、メモリセルを複数個設
けて集積回路化する際に消去ゲートと制御ゲート
とを例えば第２図に示されるように互いに交差し
て設けることができるために、これら複数個のメ
モリセルを容易にマトリクス状に配列することが
できる。
次に、第２図に示すこの発明に係る半導体記憶
装置を製造するための製造方法の一例を、第４図
ａないしｅに示すパターン平面図および第５図ａ
ないしｅに示すそれらの―線に沿う断面図を
用いて説明する。まず、第４図ａおよび第５図ａ
に示すように、Ｐ型シリコンからなる半導体基板
１１の表面に光触刻法により絶縁膜を１μｍ成長
させてフイールド絶縁膜１３，１３′を形成し、
さらに第４図ａ中の斜線を付した領域にＰあるい
はAsをインプランテーシヨン法あるいは拡散法
によつて拡散し、Ｎ型半導体層１９C′を形成す
る。上記拡散終了後、上記フイールド絶縁膜１
３，１３′形成領域以外の領域の基板１１表面を
露出させた後、ここに熱酸化法によつて、前記ゲ
ート絶縁膜１２を構成するための1000〜2000Åと
比較的膜厚の薄い熱酸化膜２３を形成する。次に
基板１１の全体に6000Åの厚みのポリシリコンを
成長させ、これにＰあるいはAsをドーピングし
た後、光触刻法によつて第４図ｂの実線領域に第
１層目の導電体層１４を形成する。ここで隣り合
うフイールド絶縁膜１３′上には上記第１層目の
導電体層１４を形成していない側を示している
が、これは必要に応じて形成してもよい。次に上
記第１層目の導電体層形成後、第４図ｃおよび第
５図ｃに示すように、熱酸化法よつて500Åの厚
さの絶縁膜１６を成長させ、さらにこれに続いて
CVD法により5000Åの厚さのポリシリコン膜を
成長させ、これを光触刻法を適用してフローテイ
ングゲートとしての第２層目の導電体層１５ａ，
１５ｂ，１５ｃ，１５ｄを形成する。ここで第５
図ｃには、図から明らかなようにフローテイング
ゲートとなる導電体層１５ａ，１５ｂのフイール
ド絶縁膜１３上に延在する一方側の端部のみが絶
縁膜１６を介して第１層目の導電体層１４と少な
くとも一部が重なり合う例を示した。そして導電
体層１５ａ，１５ｂの他端については導電体層１
４と重なり合つていない。フローテイングゲート
形成後、第４図ｄおよび第５図ｄに示すように、
熱酸化法によつて1000〜2000Åの厚さの絶縁膜１
７を形成し、その上にポリシリコンを堆積形成し
これに光触刻法を適用してコントロールゲートと
なる第３層目の導電体層１８Ａ，１８Ｂを形成す
ると同時に第２層目の導電体層１５ａ，１５ｂ，
１５ｃ，１５ｄをセルフアラインにより形成す
る。次に第４図ｅ中の斜線を付した領域にＰある
いはAsを拡散してN+型半導体層１９Ａ，１９
Ｂ，１９Ｃを形成する。さらに第４図ｅおよび第
５図ｅに示すように、基板１１全体に絶縁膜２０
およびAl膜を連続して堆積形成し、このAl膜に
光触刻法を適用して第４層目の導電体層２１Ａ，
２１Ｂを形成すると共に、コンタクト部分２２
Ａ，２２Ｂによつて上記N+型半導体層１９Ａ，
１９Ｂそれぞれと接続することによりこの半導体
記憶装置は完成する。
装置を製造するための製造方法の一例を、第４図
ａないしｅに示すパターン平面図および第５図ａ
ないしｅに示すそれらの―線に沿う断面図を
用いて説明する。まず、第４図ａおよび第５図ａ
に示すように、Ｐ型シリコンからなる半導体基板
１１の表面に光触刻法により絶縁膜を１μｍ成長
させてフイールド絶縁膜１３，１３′を形成し、
さらに第４図ａ中の斜線を付した領域にＰあるい
はAsをインプランテーシヨン法あるいは拡散法
によつて拡散し、Ｎ型半導体層１９C′を形成す
る。上記拡散終了後、上記フイールド絶縁膜１
３，１３′形成領域以外の領域の基板１１表面を
露出させた後、ここに熱酸化法によつて、前記ゲ
ート絶縁膜１２を構成するための1000〜2000Åと
比較的膜厚の薄い熱酸化膜２３を形成する。次に
基板１１の全体に6000Åの厚みのポリシリコンを
成長させ、これにＰあるいはAsをドーピングし
た後、光触刻法によつて第４図ｂの実線領域に第
１層目の導電体層１４を形成する。ここで隣り合
うフイールド絶縁膜１３′上には上記第１層目の
導電体層１４を形成していない側を示している
が、これは必要に応じて形成してもよい。次に上
記第１層目の導電体層形成後、第４図ｃおよび第
５図ｃに示すように、熱酸化法よつて500Åの厚
さの絶縁膜１６を成長させ、さらにこれに続いて
CVD法により5000Åの厚さのポリシリコン膜を
成長させ、これを光触刻法を適用してフローテイ
ングゲートとしての第２層目の導電体層１５ａ，
１５ｂ，１５ｃ，１５ｄを形成する。ここで第５
図ｃには、図から明らかなようにフローテイング
ゲートとなる導電体層１５ａ，１５ｂのフイール
ド絶縁膜１３上に延在する一方側の端部のみが絶
縁膜１６を介して第１層目の導電体層１４と少な
くとも一部が重なり合う例を示した。そして導電
体層１５ａ，１５ｂの他端については導電体層１
４と重なり合つていない。フローテイングゲート
形成後、第４図ｄおよび第５図ｄに示すように、
熱酸化法によつて1000〜2000Åの厚さの絶縁膜１
７を形成し、その上にポリシリコンを堆積形成し
これに光触刻法を適用してコントロールゲートと
なる第３層目の導電体層１８Ａ，１８Ｂを形成す
ると同時に第２層目の導電体層１５ａ，１５ｂ，
１５ｃ，１５ｄをセルフアラインにより形成す
る。次に第４図ｅ中の斜線を付した領域にＰある
いはAsを拡散してN+型半導体層１９Ａ，１９
Ｂ，１９Ｃを形成する。さらに第４図ｅおよび第
５図ｅに示すように、基板１１全体に絶縁膜２０
およびAl膜を連続して堆積形成し、このAl膜に
光触刻法を適用して第４層目の導電体層２１Ａ，
２１Ｂを形成すると共に、コンタクト部分２２
Ａ，２２Ｂによつて上記N+型半導体層１９Ａ，
１９Ｂそれぞれと接続することによりこの半導体
記憶装置は完成する。
なおこの発明は上記実施例に限定されるもので
はなく、たとえば第２層目の導電体層１５の各右
側端部あるいは各左側端部のみが第１層目の導電
体層１４の少なくとも一部と重なり合つている場
合について説明したが、これは導電体層１５の各
両端部で重なり合うようにして構成してもよい。
また第１層目の導電体層１４および第２層目の導
電体層１５は共にポリシリコンによつて構成する
場合について説明したが、これはモリブデンを用
いてもよい。
はなく、たとえば第２層目の導電体層１５の各右
側端部あるいは各左側端部のみが第１層目の導電
体層１４の少なくとも一部と重なり合つている場
合について説明したが、これは導電体層１５の各
両端部で重なり合うようにして構成してもよい。
また第１層目の導電体層１４および第２層目の導
電体層１５は共にポリシリコンによつて構成する
場合について説明したが、これはモリブデンを用
いてもよい。
以上説明したようにこの発明の半導体記憶装置
は、１つのメモリセルを１つのトランジスタで構
成することができ、しかもデータを電気的に消去
することができるため、E2P―ROMに採用すれ
ば極めて多くの効果を得ることができる。
は、１つのメモリセルを１つのトランジスタで構
成することができ、しかもデータを電気的に消去
することができるため、E2P―ROMに採用すれ
ば極めて多くの効果を得ることができる。
第１図は従来のE2―Ｐ―ROMの１つのメモリ
セル部分の構成図、第２図ａないしｄはこの発明
に係る半導体記憶装置を示すものであり、第２図
ａはパターン平面図、第２図ｂは同図ａの―
′線に沿う構造断面図、第２図ｃは同図ａの
―′線に沿う構造断面図、第２図ｄは同図ａの
―′線に沿う構造断面図、第３図は第２図に
示す装置の等価回路図、第４図ａないしｅおよび
第５図ａないしｅはそれぞれ上記第２図に示す装
置を製造するための製造方法の一例を説明するた
めのもので、第４図ａないしｅはパターン平面
図、第５図ａないしｅは第４図ａないしｅの各
―′線に沿う断面図である。 １１…半導体基板、１２…ゲート絶縁膜、１３
…フイールド絶縁膜、１４…第１層目の導電体層
（イレースゲート）、１５…第２層目の導電体層
（フローテイングゲート）、１６，１７，２０…絶
縁膜、１８…第３層目の導電体層（コントロール
ゲート）、１９…N+型半導体層、２１…第４層目
の導電体層、２２…コンタクト部分、２３…熱酸
化膜、３１，３２…デイジツト線、３３，３４…
消去線、３５，３６…選択線、Ｍ１，Ｍ２，Ｍ
３，Ｍ４…メモリセル、CG…コントロールゲー
ト（制御ゲート）、FG…フローテイングゲート
（浮遊ゲート）、EG…イレースゲート（消去ゲー
ト）、Ｄ…ドレイン、Ｓ…ソース。
セル部分の構成図、第２図ａないしｄはこの発明
に係る半導体記憶装置を示すものであり、第２図
ａはパターン平面図、第２図ｂは同図ａの―
′線に沿う構造断面図、第２図ｃは同図ａの
―′線に沿う構造断面図、第２図ｄは同図ａの
―′線に沿う構造断面図、第３図は第２図に
示す装置の等価回路図、第４図ａないしｅおよび
第５図ａないしｅはそれぞれ上記第２図に示す装
置を製造するための製造方法の一例を説明するた
めのもので、第４図ａないしｅはパターン平面
図、第５図ａないしｅは第４図ａないしｅの各
―′線に沿う断面図である。 １１…半導体基板、１２…ゲート絶縁膜、１３
…フイールド絶縁膜、１４…第１層目の導電体層
（イレースゲート）、１５…第２層目の導電体層
（フローテイングゲート）、１６，１７，２０…絶
縁膜、１８…第３層目の導電体層（コントロール
ゲート）、１９…N+型半導体層、２１…第４層目
の導電体層、２２…コンタクト部分、２３…熱酸
化膜、３１，３２…デイジツト線、３３，３４…
消去線、３５，３６…選択線、Ｍ１，Ｍ２，Ｍ
３，Ｍ４…メモリセル、CG…コントロールゲー
ト（制御ゲート）、FG…フローテイングゲート
（浮遊ゲート）、EG…イレースゲート（消去ゲー
ト）、Ｄ…ドレイン、Ｓ…ソース。
Claims (1)
- 【特許請求の範囲】 １ 半導体基体と、この基体上に絶縁膜を介して
設けられる制御ゲートと、この制御ゲートと上記
基体によつて挟まれた上記絶縁膜内に並設される
浮遊ゲートおよび消去ゲートとを具備したことを
特徴とする半導体記憶装置。 ２ 前記浮遊ゲートと前記消去ゲートの一部が絶
縁膜を介して重なり合つている特許請求の範囲第
１項に記載の半導体記憶装置。 ３ 前記重なり部分がフイールド領域内にある特
許請求の範囲第２項に記載の半導体記憶装置。 ４ 前記浮遊ゲートと前記消去ゲートとの重なり
部分において、消去ゲートと前記基体との間の距
離が浮遊ゲートと前記基体との間の距離よりも短
く設定されている特許請求の範囲第２項に記載の
半導体記憶装置。 ５ 前記浮遊ゲートおよび前記消去ゲートが共に
ポリシリコンによつて構成されている特許請求の
範囲第１項に記載の半導体記憶装置。 ６ 前記浮遊ゲートおよび前記消去ゲートが共に
モリブデンによつて構成されている特許請求の範
囲第１項に記載の半導体記憶装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55163931A JPS5787163A (en) | 1980-11-20 | 1980-11-20 | Semiconductor memory storage |
| EP81305349A EP0052982B1 (en) | 1980-11-20 | 1981-11-11 | Semiconductor memory device and method for manufacturing the same |
| DE8181305349T DE3175125D1 (en) | 1980-11-20 | 1981-11-11 | Semiconductor memory device and method for manufacturing the same |
| US06/321,322 US4803529A (en) | 1980-11-20 | 1981-11-13 | Electrically erasable and electrically programmable read only memory |
| US07/193,079 US4910565A (en) | 1980-11-20 | 1988-05-12 | Electrically erasable and electrically programmable read-only memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55163931A JPS5787163A (en) | 1980-11-20 | 1980-11-20 | Semiconductor memory storage |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5787163A JPS5787163A (en) | 1982-05-31 |
| JPS6139752B2 true JPS6139752B2 (ja) | 1986-09-05 |
Family
ID=15783540
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55163931A Granted JPS5787163A (en) | 1980-11-20 | 1980-11-20 | Semiconductor memory storage |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5787163A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7907451B2 (en) | 2008-12-08 | 2011-03-15 | Empire Technology Development Llc | Semiconductor storage device and method of manufacturing same |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0644630B2 (ja) * | 1987-04-24 | 1994-06-08 | 株式会社東芝 | 不揮発性半導体メモリ |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52106275A (en) * | 1976-03-03 | 1977-09-06 | Nec Corp | Floating type nonvoltile semiconductor memory element |
| JPS5513901A (en) * | 1978-07-17 | 1980-01-31 | Hitachi Ltd | Fixed memory of semiconductor |
-
1980
- 1980-11-20 JP JP55163931A patent/JPS5787163A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52106275A (en) * | 1976-03-03 | 1977-09-06 | Nec Corp | Floating type nonvoltile semiconductor memory element |
| JPS5513901A (en) * | 1978-07-17 | 1980-01-31 | Hitachi Ltd | Fixed memory of semiconductor |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7907451B2 (en) | 2008-12-08 | 2011-03-15 | Empire Technology Development Llc | Semiconductor storage device and method of manufacturing same |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5787163A (en) | 1982-05-31 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4612212A (en) | Method for manufacturing E2 PROM | |
| US4466081A (en) | Semiconductor memory device | |
| KR100204342B1 (ko) | 불 휘발성 반도체 메모리 장치 | |
| JP3192861B2 (ja) | 不揮発性半導体記憶装置 | |
| US5422844A (en) | Memory array with field oxide islands eliminated and method | |
| JP2862584B2 (ja) | 不揮発性半導体メモリ装置 | |
| JPS6034199B2 (ja) | 半導体記憶装置 | |
| JPH10510124A (ja) | ２トランジスタ無消費電力型の電気的書き換え可能な不揮発性ラッチ素子 | |
| EP0054355A2 (en) | Semiconductor memory device | |
| US4527259A (en) | Semiconductor device having insulated gate type non-volatile semiconductor memory elements | |
| EP0136771A2 (en) | A nonvolatile semiconductor memory device | |
| JPS6139752B2 (ja) | ||
| JPS623994B2 (ja) | ||
| JPS6226596B2 (ja) | ||
| JPS6331114B2 (ja) | ||
| JPS6226597B2 (ja) | ||
| JP3210373B2 (ja) | 不揮発性半導体記憶装置 | |
| JPS6139753B2 (ja) | ||
| JPS6226595B2 (ja) | ||
| JPS6225274B2 (ja) | ||
| JPS6225273B2 (ja) | ||
| JP3178427B2 (ja) | 半導体記憶装置 | |
| JPS623991B2 (ja) | ||
| JPH0150116B2 (ja) | ||
| JPS6331113B2 (ja) |