JPS6238075A - 行列デ−タの転置処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 「産業上の利用分野」 本発明は、それぞれＭ個の信号から成るＮ群の信号列に
よって構成される行列データを一定の規則に従って転置
処理して出力する行列データの転置処理装置に関する。

「従来の技術」 情報機器等においては、一定の関連性を持った一群のデ
ータを処理する回路において、しばしばその組合せや配
列の置換が行われる。

例えばディジタル化された画情報を記録紙上に８己録す
る装置としてＬＥＤアレイ、マルチスタイラスへノド、
サーマルヘッド等（以下アレイヘッドと略す）を使用し
たプリンタが各種実用化されているが、これに転送され
るデータも、一定の配列の置換が行われることがある。

これらのアレイヘッドは一般に、１回の記録動作で、黒
ドツトあるいは白ドツトを１列に並べたラインを記録し
、静電、感熱記録媒体をこれらのアレイヘッドに対して
等速で移動させながらこの上に画情報の記録を行う。

このアレイヘッドには、その記録動作のつど上記１ライ
ン分の画信号が供給される。この画信号は、白ドツトを
記録する“０”を内容とするものと、黒ドツトを記録す
る“１”を内容とするものとで構成され、その数は数十
個におよぶ。そのため、これをそのままンリアルにアレ
イヘッドに転送すると、その転送時間が長時間となり記
録動作の高速化の妨げとなる。

そこで、第８図に示すように、アレイヘッド１に一定量
ずつ画信号を格納できるシフトレジスタ２を複数個（こ
の例では８個）設けて、各ソフトレジスタ２に対して１
ライン分の画信号３を分割して転送することが行われる
。この例の場合、ｌライ２分の画信号３は図のように一
定量ずつに８分割されて、矢印４のように引き出されて
各シフトレジスタ２に転送されることになる。この矢印
４のように画信号３を転送した場合、ちとと同様の配列
で画信号３がシフトレジスタ２内に格納される。しかも
その転送速度は１本の線から供給した場合の８倍にアブ
ブする。

例えばこの場合、第９図に示すようにメモリ装置５に格
納された画信号を各シフトレジスタ２に転送する配列を
考慮してピックアップし、いったん８個の画信号を格納
できるシフトレジスタ５゜に格納する。そして、そこか
らパラレルにアレイヘッドのシフトレジスタ２へ向けて
転送するという処理を（り返して行う。

ここで、例えば、４０９６ビツトの画信号から構成され
た画信号群において、各画信号に“０”から“４０９５
”″と番号を付し、これを上記のようにして転送する場
合を想定する。まず、その画信号をランダム・アクセス
・メモリ素子等に格納して、“Ｏ”〜“５１１”、“５
１２”〜“１０２３“、“１０２４”〜“１５３５”、
“１５３６”〜”２０４７”、“２０４８”〜“２５５
９”、“２５６０”〜“３０７１″、“　３０７２　”
〜“　３５８３　”、　”　　３　５　８　４　　”〜
“４０９５’″というように８つのグループに区分けす
る。そして、上記各グループの最初の画信号から順にシ
フトレジスタ５１　へこれらを転送する。

すなわち、°“０”、“５１２”、“１０２４°′、“
１５３６”、“２０４８”、“２５６０”、“３０７２
”、“３５８４”、という順に画信号がピックアップさ
れてシリアルに転送される。この後は“１”、“５１３
″、“１０２５”というように続けて、最後に“３０７
１”、 ′“３５８３”、“４０９５”というように転送されて
すべてのデータの転送処理が完了する。

このようなデータの置換処理はサーマルヘッドを使用す
る装置に限らず種々の装置で行われている。この処理を
行うには例えば、まず、順にシリアルに転送されてくる
データを一定のアドレス順にランダム・アクセス・メモ
ＩＪ（ＲＡＭ）素子に格納する。そして、次に、ピック
アップ　すべき別のアドレス順を指定してこのＲＡＭ素
子からデータを読み出すようにする。

ところがこのような処理を行うには、全データを１つず
つ書き込みさらにそれを１つずつ読み出す処理を必要と
し、装置の処理速度の高速化の妨げとなる難点がある。

また、いったん第９図に示したようなシフトレジスク５
１　ヘデータを格納するという処理も必要とし、これも
データ転送時間を遅延させる原因となる。

「発明が解決しようとする問題点」 一方、通常マイクロプロセッサ等によるデータの読み書
きの処理は、ワード単位例えば８ビットずつパラレルに
行うのが効率的である。

そこで、第１０図に示すような装置が考えられている。

この装置は、全データを格納したメモリ１０から８ビツ
トずつ読み出されたデータをパラレルに受け入れ、その
データを所定の規則で転置しパラレルライン１１に出力
するものである。その動作原理を第１１図に示す。

第１１図において、まずメモリ内の１ライン分のデータ
３は８つの群Ｌ１〜Ｌｌｌ　に分割される。

ぞの各群の先頭から順に１ワード（例えば８ビツト）ず
つデータが読み出される。その読み出しの順序は、Ｗｌ
、Ｗ２、〜１ｌ１３・・・・・・Ｗ８の順であり、その
後は再び第１番目の群Ｌｌ　から１ワ一ド分のデータが
読み出され、同様の動作をくり返す。このデータは、８
ビツトパラレルの伝送ライン１２を通じて行列データの
転置処理装置１３に送り込まれる。この装置１３はこれ
を図のように１ワードずつシリアルに転置して、名ワー
ドのデータをパラレルにシフトレジスフ２（これは例え
ば第８図に示したサーマルヘッドに設げられた８個の７
フトレジスタ）に転送する。この動作をくり返せば、１
ライン分のデータが８分割されて８個のシフトレジスフ
にすべて転送される。このとき、データをワード単位で
読み出し処理するので高速でその処理を行うことができ
る。

角゛び第１０図にもどって、この行列データの転置処理
装置１３は、アドレス信号１６に従って入力データを格
納するアドレ・Ｉサブ用ラッチ１フを、入力側にはパラ
レル入力するデータの数だけ設け、出力側にはパラレル
出力するデータの数だけ配置したものである。この例で
は便宜上入力も出力も８ライン構成とした。

例えば１ワード８ビツトのデータが８個連続してパラレ
ル入力ラインを通じて入力すると、１番上のアドレッサ
ブルラッチ１７．１には連続して入力する８個のワード
の先頭のビットがアドレス順にラッチされる。次のアド
レッサブルラッチ１７１゜にも同様に各ワードの第２番
目のビットが順にラッチされる。こうして８個のワード
がすべてのアドレッサブルラッチ１７に１ビツトずつふ
り分けられて入力される。次に１番上のアドレッサブル
ラッチ１７．、から出力側の各アドレッサブルラッチ１
７に対していま格納したデータを１個ずつふり分けて転
送する。出力側の各アドレッサブルラッチ１７は、その
先頭のアドレスに各ワードの先頭のビットを格納するこ
とになる。他の入力端のアドレッサブルラッチ１７から
も同様にしてデータが分配される。こうして、出力側の
各アドレッサブルラッチ１７ｏ、〜１７ｏ８には、その
アドレス順に各ワードが１つずつ格納される。これをア
ドレス順に読み出せば、各ワードがパラレルに出力ライ
ン１１に出力される。この動作がちょうど、第１１図に
示したとおりとなる。

このような処理をすることによって、データの読み出し
と転送の効率化を図ることができる。しかし、上記例に
示した装置は、各アドレッサブルラッチに所定数のワー
ドを格納し終えた後でなければ信号の出力を開始できな
いため、やはり処理速度の向上に限界があった。

本発明は以上の点に着目してなされたもので、パラレル
に入力するデータを高速で転置してパラレルな出力ライ
ンに出力することのできる行列データの転置処理装置を
提供することを目的とするものである。

「問題点を解決するだめの手段」 本発明の行列データの転置処理装置は、それぞれＭ個の
信号から成るＮ群の信号列をパラレルに受け入れるＮ本
の入力ラインと、上記信号列ごとにそれぞれ異なる遅延
時間で信号列全体を時間軸方向にシフトさせる遅延手段
と、上記各信号列ごとにこれを構成するＭ個の信号をＭ
本の出力ラインに振り分ける分配手段とを直列接続して
成ることを特徴とするものである。

このとき、たとえば、遅延手段の後に分配手段が接続さ
れ、上記分配手段は、上記遅延手段により遅延されてそ
れぞれ異なるタイミングで入力する各信号列をパラレル
にうけいれて、これらを構成する信号が各１個入力する
ごとにすべての信号をその列方向にシフトさせるよう動
作する。

あるいは、第１の遅延手段の後に分配手段が接続されさ
らにその後に第２の遅延手段が接続されて、上記分配手
段は、上記第１の遅延手段により遅延されてそれぞれ異
なるタイミングで入力する各信号列をパラレルにうけい
れて、これらを構成する信号が各１個入力するごとにす
べての信号をその列方向にシフトさせるよう動作し、上
記第２の遅延手段はこの分配手段から出力され時間軸方
向にシフトした各信号列を出力ラインに同時に出力する
よう各信号列を遅延させる。

また、第１の分配手段の後に遅延手段が接続されその後
に第２の分配手段が接続されて、上記分配手段は、Ｎ本
の入力ラインから同時に入力する各信号列をパラレルに
うけいれて、これらを構成する信号が各１個入力するご
とにすべての信号をその列方向にシフトさせ、その後上
記遅延手段で各信号列を時間軸方向に遅延し、上記第２
の分配手段は、それぞれ異なるタイミングで入力する各
信号列をパラレルにうけいれて、これらを構成する信号
が各１個入力するごとにすべての信号をその列方向にシ
フトさせるよう動作する。

「作用」 このように遅延手段によって各信号列を時間軸方向にず
らして同時にその信号を分配手段によって列方向に１回
ずつシフトさせていくと、各信号列は先に第１１図で示
したように転換されて出力する。

このときはじ−めの各信号列は遅延手段において遅延さ
れた分だけ遅れて出力されるが、その後は次々と連続的
に入力する信号列がそのまま転換されながら出力される
ため信号の処理時間が飛躍的に短縮化されろ。

「実施例」 （原理の説明） 本発明の行列データの転置処理装置の原理を第１図と第
２図を用いてさらに詳細に説明する。

第１図ａに、Ｍ個の信号列ａ　ｚ　〜ａｆｉ１．ａ　１
２〜ａ、２、・・・・・・ａｌｈ〜ａ０が、Ｎ本の入力
ラインを通じてパラレルに入力してきた状態を示した。

なお、この場合Ｎ＝ｎである。ここで、各信号列を同図
すに示すように時間軸方向にせん断する。この処理は遅
延手段２１によって行われる。すなわち、図の左方の信
号列はど信号が遅れて伝送されるよう調整する。次に、
各信号を分配手段２２を用いて位置軸方向にせん断する
。すなわち、信号が入力するたびにその信号を列方向に
シフトさせながら出力する。例えば信号ａ１．．〜ａ５
．．に着目すればこれらの信号が列方向にパラレルに展
開して左からａＭｌ、〜ａｌｒ＋というように出力され
ていくことがわかる（同図Ｃ）。その後各信号を再び遅
延手段２１を用いて時間軸方向にせん断してこれらが同
時に出力するようにタイミングをそろえる。最後の遅延
手段２１は、各信号列の出力タイミングをそろえる必要
の無いときは不要である。

また本発明は第２図のような原理で実施することもでき
る。

第２図において、まず、第１図ａと同様に入力してきた
Ｎ群の信号列を、Ｎ本以上の構成のパラレル伝送ライン
に対して位置軸方向にせん断して出力する。これは分配
手段２２により行う（第２図ｂ）。次に、その各信号を
遅延手段２１を用いて時間軸方向にせん断する（第２図
Ｃ）。このとき、例えば最初に入力した信号ａ　、ＡＩ
は最後に出力され、最後に入力した信号ａ１．．は最初
に出力されるような遅延処理が行われる。次にこれらの
データを分配手段２２を用いて再び位置軸方向にせん断
する。これによっても、第１図のものと同様に転置され
た信号を出力することができる。

（第１の実施例） 第３図は第１図の原理の動作を行うための本発明の行列
データの転置処理装置の実施例を示すブロック図である
。

図において、入力信号は、４ビツトの信号から成る信号
列が、４本のパラレル入力ライン２３から入力するもの
とした。

遅延手段２１．　　においては、１番上のラインには何
も接続せず２番目のラインにフリップフロップ２４が１
個、次のラインにフリップフロップ２４が２個、４番目
のう・インにフリップフロップ２４が３個挿入さねてい
る。各フリップフロップ２４は、クロック信号２６に同
期して入力信号を出力側に１個ずつ転送するよう動作す
る。分配手段２２には、その入力端子と出力端子との接
続を、シフトセレクト信号２７によって順次切り換える
ことのできる既知の素子を使用する。またその出力側に
は、入力側に設けたのと全く同様の構成の遅延手段２１
２を接続した。

この回路は次の第４図に示したように動作する。

第４図ａ　−ｇは、次の（イ）のように入力した信号が
（ロ）のように出力する過程を、１クロツクごとに順に
示したものである。

ａ４１　　　　ａｌｌ　　　　３２１　　　　ａｌｌ（
イ）　　　ａ４２　　ａ３２　　ａ２２　　ａ１２ａ４
り　　　ａ　３３　　　ａ　２３　　　ａｈ３ａ４４　
　　　ａ３４　　　　ａ２４　　　　ａ１４ａ１４　　
　　ａｌ３　　　　ａｌ２　　　　ａｌｌ（ロ）　　ａ
２ａ　　ａ２ｚ　　ａ２２ａａ＋ａ　３４　　　ａ：＋
＊　　　　ａｓ２　　　ａ　３＋ａ　４４　　　ａ４３
　　　ａ　４２　　　ａ鴫！まず、はじめのａｌｌ、ａ
ｌ２、ａｌ３、ａｌ４の信号がパラレルに入力すると、
シフタ２２はａｌｌを最下位側の列にシフトさせ他の列
の信号を１つずつ上位の列方向にシフトさせる接続を行
う。ａｌ。、ａｌ３、ａｌ４は遅延手段２１１　の最初
のフリップフロップ２４に格納される。次にａ２１、ａ
２２、ａ２３、ａ２４の信号が入力すると、シフタ２２
の接続順が切り換わる。このとき、上位の２列の信号列
が下位に、下位の２列が上位にくるようシフトされる。

従って、ａ２冒ま下から２番目の列に出力される。

また２番目の列のフリップフロップ２４から先に格納さ
れた信号ａ１２が出力されて最下位の列に出力される。

こうして、シフタ２２は１クロツクごとに入力ラインと
出力ラインの列方向の接続順を１列ずつシフトさせて４
回でもとの接続順にもどる動作をくり返す（同図ａ　−
ｅ　）。遅延手段２１１は各信号列をそれぞれ上から“
０”、“１″、”　２　”、“３”クロックずつ遅延し
てから分配手段２２に送り込む。これによって、第１図
（ｂ）に示した時間軸方向のせん断が行われ、続いて第
１図Ｃに示した位置軸方向のせん断が行われる。

これで必要な信号の転置は完了し、その後の遅延手段２
１□　は、各信号の出力のタイミングをそろえるために
使用される。なお、この図では、出力信号の配置を入力
信号と対応づけ易くするために、出力ラインをクロスさ
せてその位置関係を反転させた。このように、第４図ａ
からｇまでの動作を行い、これと間を空けずにさらに続
いて次の信号列が入力すれば、次々と転置処理された信
号が出力し、見かけ上入力と同時に処理後の信号が出力
されることになるので、きわめて高速で行列データの転
換処理を行うことができる。

なお、この例では、４個の信号から構成された信号７列
が４本の入力ラインにパラレルに入力するので、間をお
かずに次の信号列が入力しても支障なくその転置処理を
行うことができる。これに対して、例えば３個の信号か
ら構成される信号列が入力する場合には、４個の信号列
を処理すると全く同様の処理をした後、後続の信号列を
受け入れるようにする。すなわち、信号列の最後の信号
が入力した後１クロック分間をあける。こうすればこの
装置を同様にして使用することができる。また、信号列
を構成する信号の数がパラレル入力ラインの数より多い
ときには、この実施例の装置では処理をすることはでき
ない。

（第２の実施例） 第５図は本発明の行列データの転置処理装置の他の実施
例を示すブロック図である。

この実施例の装置は、入力端と出力側とに対称に配置さ
れたシフタ２２．．２２２　を有している。

この入力端のシック２２．は、入力ラインが４本で出力
ラインが７本とされている。また、出力側のシフタは、
入力ラインが７本で出力ラインが４本とされている。

遅延手段２１には、各ラインごとに、１個ないし最大６
個のフリップフロップ２４が設けられている。４本のパ
ラレル入力ライン２３がら入力した信号はシフタ２２．
　　によって位置軸方向にせん断され、遅延手段２１に
よって時間軸方向にぜん断される。出力側のシック２２
．によって各信号は再び位置軸方向に仕ん断されて出力
ライン２９に出力する。この動作原理は第２図を用いて
説明したものと同数である。

第６図ａ−ｇにシフタ２２１および２２２の接続の切り
換えと信号の入力するタイミングを１クロツクずつ順に
示した。

シフタ２２．は同図ａからｇまで、４本の入力ラインを
７本の出力ラインに対して１列分ずつ順にシフトさせて
４回目にもとの接続順にもどるよう接続の切り換えを行
う。各信号は先に第３図で説明したものと同様に遅延手
段２１てフリップフロップに−・時的に格納されなから
シフタ２２２　に送られる。

シフタ２２２　は同図ａに示すように、最初に出力すべ
きａ４１Ｓａ３１ｓ　ｄ２１、ａｌｌの信号をとらえて
これを出力ライン２９に接続し、以下１列分ずつ接続を
列方向に順にシフトさせていく。

このようにして、第３図のものと全く同様の転換処理を
行うことができる。

（応用例） 第７図は、本発明の行列データの転置処理装置を応用し
た画信号の処理装置のブロック図である。

この装置は、一枚の画情報に相当する画信号を格納する
ページメモリ３１と、行列データの転置処理装置３２と
アｊ／イー・ラド１とから構成されている。アレイヘッ
ド１には先に第８図を用いて説明したような８個のシフ
）・レジスタ２が設けられている。そしてこれらには行
列データの転置処理装置３２からパラレルに画信号が入
力するよう結線されている。

この装置において、画信号は１回に８ビツトずつ読み出
されてパラレルに行列データの転置処理装置３２に入力
する。その画信号の読み出しは、第１１図で説明した順
に行われる。そして、第３図あるいは第５図で説明した
行列データの転置処理装置３２で転換された画信号は、
それぞれ目的のシフトレジスタに格納される。このよう
にして１ライン分の画信号を転送すると、従来の装置に
比べて著しくその転送速度がスピードアップする。従っ
て、記録速度を上げたり、高画質化のための各種の処理
を行うことが可能になる。

「変形例」 本発明の行列データの転置処理装置は以上の実施例に限
定されない。

遅延手段や分配手段は、同様の機能を有する回路や素子
に自由に置き換え°Ｃさしつかえない。また遅延手段の
各信号列の遅延時間は、適宜必要に応じて伸縮してもよ
く、またフリップフロップでなく他の遅延機能を持つ素
子等を用いてもよい。

また、入力ラインと出力ラインの数は任意に選定してよ
く、例えば信号列を構成する信号数がパラレル入力ライ
ンよりも多いような場合は、シックの出力ラインをその
信号数にあわせて増加させれば任意の構成の信号列の処
理も可能である。

「発明の効果」 以上説明した本発明の行列データの転置処理装置は、パ
ラレルに連続して入力する信号列をそれぞれシリアルに
転置してパラレルな出力ラインに送り出す処理を高速で
行うことができる。従って、各種データ処理装置におけ
る信号の配列の変換等に広く応用することができる。

【図面の簡単な説明】

第１図と第２図は本発明の行列データの転置処理装置の
原理を説明するための概念図、第３図は本発明の第１の
実施例を示「ブロック図、第４図はその動作説明図、第
５図は本発明の他の実施例を示すブロック図、第６図は
その動作説明図、第７図はこれを使用するデータ処理装
置の例を示すブロック図、第８図はそのデータ転送原理
の説明図、第９図は従来の行列データの転置処理装置の
要部のブロック図、第１０図は、従来の他の行列データ
の転置処理装置の要部のブロック図、第１１図は本発明
の実施に適するデータ処理装置の動作原理図である。 ２１・・・・・・遅延手段、 ２２・・・・・・分配手段。 出　　願　　人 富士ゼロックス株式会社 代　　理　　人

Claims (1)

1. 【特許請求の範囲】 １、それぞれＭ個の信号から成るＮ群の信号列をパラレ
   ルに受け入れるＮ本の入力ラインと、前記信号列ごとに
   それぞれ異なる遅延時間で信号列全体を時間軸方向にシ
   フトさせる遅延手段と、前記各信号列ごとにこれを構成
   するＭ個の信号をＭ本の出力ラインに振り分ける分配手
   段とを直列接続して成る行列データの転置処理装置。 ２、遅延手段の後に分配手段が接続され、前記分配手段
   は、前記遅延手段により遅延されてそれぞれ異なるタイ
   ミングで入力する各信号列をパラレルにうけいれて、こ
   れらを構成する信号が各１個入力するごとにすべての信
   号をその列方向にシフトさせるよう動作することを特徴
   とする特許請求の範囲第１項記載の行列データの転置処
   理装置。 ３、第１の遅延手段の後に分配手段が接続されさらにそ
   の後に第２の遅延手段が接続されて、前記分配手段は、
   前記第１の遅延手段により遅延されてそれぞれ異なるタ
   イミングで入力する各信号列をパラレルにうけいれて、
   これらを構成する信号が各１個入力するごとにすべての
   信号をその列方向にシフトさせるよう動作し、前記第２
   の遅延手段はこの分配手段から出力され時間軸方向にシ
   フトした各信号列を出力ラインに同時に出力するよう各
   信号列を遅延させることを特徴とする特許請求の範囲第
   １項記載の行列データの転置処理装置。 ４、第１の分配手段の後に遅延手段が接続されその後に
   第２の分配手段が接続されて、前記分配手段は、Ｎ本の
   入力ラインから同時に入力する各信号列をパラレルにう
   けいれて、これらを構成する信号が各１個入力するごと
   にすべての信号をその列方向にシフトさせ、その後前記
   遅延手段で各信号列を時間軸方向に遅延し、前記第２の
   分配手段は、それぞれ異なるタイミングで入力する各信
   号列をパラレルにうけいれて、これらを構成する信号が
   各１個入力するごとにすべての信号をその列方向にシフ
   トさせるよう動作することを特徴とする特許請求の範囲
   第１項記載の行列データの転置処理装置。