JPS6236841A - 半導体装置 - Google Patents
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- JPS6236841A JPS6236841A JP17642685A JP17642685A JPS6236841A JP S6236841 A JPS6236841 A JP S6236841A JP 17642685 A JP17642685 A JP 17642685A JP 17642685 A JP17642685 A JP 17642685A JP S6236841 A JPS6236841 A JP S6236841A
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
信号伝達速度が速く、接続・配線の自由度が向上してい
るウェーハ集積回路である。
るウェーハ集積回路である。
半導体チップの性質にもとづいてこれを複数のグループ
に分割しておき、主母線はその分割された領域内のみに
連続しているようになし、その主母線には外部から信号
を入力しうるようにし、また、この主母線相互にも簡易
に接続しうるようにしたものである。さらに、補助母線
を半導体チップを囲んで設けておき、あるいは、隣接す
る半導体チップに到達するように延ばしておき、接続・
配線の自由度を向上したものである。
に分割しておき、主母線はその分割された領域内のみに
連続しているようになし、その主母線には外部から信号
を入力しうるようにし、また、この主母線相互にも簡易
に接続しうるようにしたものである。さらに、補助母線
を半導体チップを囲んで設けておき、あるいは、隣接す
る半導体チップに到達するように延ばしておき、接続・
配線の自由度を向上したものである。
本発明は半導体装置に関する。特に、ウェーハ集積回路
に関する。
に関する。
ウェーハ集積回路とは、半導体ウェーハ上に複数の主母
線の組が例えば格子上に形成されており、この複数の主
母線の組のそれぞれと接続される半導体チップが、母線
上にこれに重ねて形成されている半導体装置をいう、こ
のウェーハ集積回路においては、従来、プリント基板上
に、多数のLSIを実装して実現していた大規模なシス
テムを単一のウェーハ上に実現することができ、さらに
具体的には、下記の利点を有する。
線の組が例えば格子上に形成されており、この複数の主
母線の組のそれぞれと接続される半導体チップが、母線
上にこれに重ねて形成されている半導体装置をいう、こ
のウェーハ集積回路においては、従来、プリント基板上
に、多数のLSIを実装して実現していた大規模なシス
テムを単一のウェーハ上に実現することができ、さらに
具体的には、下記の利点を有する。
(イ)配線長が短縮され、パッケージによる浮遊容量が
減少するので、集f&回路の動作速度が向上する。
減少するので、集f&回路の動作速度が向上する。
(ロ)システムを構成するために従来不可避であった多
段階の実装技術が不必要となる。
段階の実装技術が不必要となる。
換言すれば、ウェーハ集積回路においては、ウェーハプ
ロセスのみをもって上記の実装技術に相応する工程が実
行される。そのため、製造歩留りが向−卜する。
ロセスのみをもって上記の実装技術に相応する工程が実
行される。そのため、製造歩留りが向−卜する。
(ハ)ウェーハに形成された母線等の回路と半導体チッ
プとの相互配線をワイヤポンディング等半導体装置技術
を使用して容易に実行しうるので、配線が容易となり、
システムのカストマイズが容易になる。
プとの相互配線をワイヤポンディング等半導体装置技術
を使用して容易に実行しうるので、配線が容易となり、
システムのカストマイズが容易になる。
ところが、ウェーハ集積回路においては、不良な半導体
チップの分布等不良回路ブロックマツプがウェーハ毎に
異なるので、この不良回路ブロックマツプに対応して、
ウエーノ\毎に配線マスクを設計製作するか、または、
ウエーノ\毎に配線接続マツプを自動的に決定するCA
Dを作成する必要がある。
チップの分布等不良回路ブロックマツプがウェーハ毎に
異なるので、この不良回路ブロックマツプに対応して、
ウエーノ\毎に配線マスクを設計製作するか、または、
ウエーノ\毎に配線接続マツプを自動的に決定するCA
Dを作成する必要がある。
ウェーハ毎に配線マスクを設計製作することが工業的に
非現実的であることは明らかであり、ウェーハ毎に配線
接続マツプを自動的に決定するCADはその作成が容易
ではないので、従来技術においては、下記のような手法
が開発されている。すなわち、第9図に示すように、主
母線3の組31を複数組例えば格子状に半導体ウェーハ
lの上に形成しておき、他の半導体ウェーノ\(図示せ
ず)上に形成された良品の半導体チップ2をウェーハ1
上に例えば主母線3の組31の交点上に貼付し、ワイヤ
ポンディングまたはバンプを使用して、半導体チップ2
と主母線3とを接続するものである。なお、主母線3の
組31が図示するように交叉して2層形成されていると
きは、それらの交叉点に通常の回路電圧よりいくらか高
い電圧が印加されたとき絶縁破壊して導通化される絶縁
部33が設けられており、この絶縁部33を導通化する
ことにより所望の主母線3間の接続が可能なようにされ
ている。
非現実的であることは明らかであり、ウェーハ毎に配線
接続マツプを自動的に決定するCADはその作成が容易
ではないので、従来技術においては、下記のような手法
が開発されている。すなわち、第9図に示すように、主
母線3の組31を複数組例えば格子状に半導体ウェーハ
lの上に形成しておき、他の半導体ウェーノ\(図示せ
ず)上に形成された良品の半導体チップ2をウェーハ1
上に例えば主母線3の組31の交点上に貼付し、ワイヤ
ポンディングまたはバンプを使用して、半導体チップ2
と主母線3とを接続するものである。なお、主母線3の
組31が図示するように交叉して2層形成されていると
きは、それらの交叉点に通常の回路電圧よりいくらか高
い電圧が印加されたとき絶縁破壊して導通化される絶縁
部33が設けられており、この絶縁部33を導通化する
ことにより所望の主母線3間の接続が可能なようにされ
ている。
なお、上記せる従来技術に係るウェーハ集積回路におけ
る半導体チップ2と主母線3の組31との接続法につき
、図を参照してや覧詳細に説明する。
る半導体チップ2と主母線3の組31との接続法につき
、図を参照してや覧詳細に説明する。
第10図参照
主母線3の組31に重ねて、これらとは絶縁して、半導
体チップ2を囲んで、補助母線4を形成する。この補助
母線4と生母13の組31を構成する各主母線3との間
には、通常の回路電圧よりいくらか高い電圧が印加され
たとき絶縁破壊して導通化される絶縁部33が形成され
、所望の主母線3と所望の補助母線4との接続が可能な
ようにされている。また、補助母線4にはワイヤポンデ
ィング用パッド41が設けられており、半導体チップ2
と接続するために使用される。
体チップ2を囲んで、補助母線4を形成する。この補助
母線4と生母13の組31を構成する各主母線3との間
には、通常の回路電圧よりいくらか高い電圧が印加され
たとき絶縁破壊して導通化される絶縁部33が形成され
、所望の主母線3と所望の補助母線4との接続が可能な
ようにされている。また、補助母線4にはワイヤポンデ
ィング用パッド41が設けられており、半導体チップ2
と接続するために使用される。
この方式によれば、高度なCADを必要とすることなく
、お−むねモノリシックウェーハ集積回路に匹敵するハ
イブリッド型ウェーハ集積回路を実現することができる
。
、お−むねモノリシックウェーハ集積回路に匹敵するハ
イブリッド型ウェーハ集積回路を実現することができる
。
しかし、」−記の方式のウェーハ集積回路においては、
下記の欠点を免れない。
下記の欠点を免れない。
(イ)主母線3は、図示されるように、半導体ウェーハ
1の一方の周辺から他方の周辺に至る直線状に形成され
るが、その一部領域のみが使用されることが一般であり
、その全長が使用Sれることはむしろ積である。
1の一方の周辺から他方の周辺に至る直線状に形成され
るが、その一部領域のみが使用されることが一般であり
、その全長が使用Sれることはむしろ積である。
そのため、不使用の主母線3の抵抗と寄生容量とよりな
るCR回路が余分な負荷として機能し、信号の伝達速度
を損なう。
るCR回路が余分な負荷として機能し、信号の伝達速度
を損なう。
(ロ)主母線3を途中で切断することが出来ないから接
続の自由度が制約される。そのため、主母線3の本数が
増大し、集積度を低下する。
続の自由度が制約される。そのため、主母線3の本数が
増大し、集積度を低下する。
本発明の目的は、これらの欠点を解消することにあり、
(イ)主母線に余分な負荷が存在せず信号の伝達速度が
高く、 (ロ)接続の自由度が向上し、主母線の本数が減少し、
集積度の向上したウェーハ集積回路を提供することにあ
る。
高く、 (ロ)接続の自由度が向上し、主母線の本数が減少し、
集積度の向上したウェーハ集積回路を提供することにあ
る。
上記の目的を達成するため、本発明が採った手段は、半
導体ウェーハ1」二に複数の主母線3の組31を形成し
、この複数の主母線3と接続される複数の半導体チップ
2を載置して製造するウェーハ集積回路において、前記
の複数の半導体チップ2は複数のグループ毎に区割し、
前記の複数の主母線3の組31は、区割された複数のグ
ループに対応して区割し、この区割された複数の主母線
3のそれぞれには外部接続用バッド32を設け、この区
割された複数の主母線3のそれぞれの相互に対接する末
端間には、通常の回路電圧よりいくらか高い電圧が印加
されたとき絶縁破壊して導通化される絶縁部33を設け
ることにある。
導体ウェーハ1」二に複数の主母線3の組31を形成し
、この複数の主母線3と接続される複数の半導体チップ
2を載置して製造するウェーハ集積回路において、前記
の複数の半導体チップ2は複数のグループ毎に区割し、
前記の複数の主母線3の組31は、区割された複数のグ
ループに対応して区割し、この区割された複数の主母線
3のそれぞれには外部接続用バッド32を設け、この区
割された複数の主母線3のそれぞれの相互に対接する末
端間には、通常の回路電圧よりいくらか高い電圧が印加
されたとき絶縁破壊して導通化される絶縁部33を設け
ることにある。
さらに、半導体チップ2の周囲には、複数の補助母線4
を設け、これら複数の補助母線4の末端が絶縁層を介し
て上下に重なるような長さとし、この補助母線4の互い
に重なっている末端相互間と、この補助母線4と前記主
母線3の間とに、通常の回路電圧よりいくらか高い電圧
が印加されたとき絶縁破壊して導通化される絶縁部33
を設けると、接続自由化が向上する。また、この補助母
線4を隣接する半導体チップ2の近傍まで伸延しておく
と、さらに有利である。
を設け、これら複数の補助母線4の末端が絶縁層を介し
て上下に重なるような長さとし、この補助母線4の互い
に重なっている末端相互間と、この補助母線4と前記主
母線3の間とに、通常の回路電圧よりいくらか高い電圧
が印加されたとき絶縁破壊して導通化される絶縁部33
を設けると、接続自由化が向上する。また、この補助母
線4を隣接する半導体チップ2の近傍まで伸延しておく
と、さらに有利である。
本発明は、ウェーハ集積回路に使用される主母線の不使
用領域が余分な負荷となることを防止するため、ウェー
ハ集積回路に載せられる半導体チップを同一種類の半導
体チップ等同一母線と接続される性質を有する組毎に分
類しておき、母線は、この分類毎に連続した母線として
おき、その母線には外部接続用パッドを設けるとともに
、互いに隣接する母線間は、通常よりいくらか高い電圧
が印加することにより絶縁が破壊されて導通状態に転換
される型式の絶縁部をもって絶縁しておき、所望により
ここに電圧を印加してこの絶縁部を導通状態にもたらし
、長い母線となしうるようにしたものである。これによ
って、接続の自由度が大幅に向上する。
用領域が余分な負荷となることを防止するため、ウェー
ハ集積回路に載せられる半導体チップを同一種類の半導
体チップ等同一母線と接続される性質を有する組毎に分
類しておき、母線は、この分類毎に連続した母線として
おき、その母線には外部接続用パッドを設けるとともに
、互いに隣接する母線間は、通常よりいくらか高い電圧
が印加することにより絶縁が破壊されて導通状態に転換
される型式の絶縁部をもって絶縁しておき、所望により
ここに電圧を印加してこの絶縁部を導通状態にもたらし
、長い母線となしうるようにしたものである。これによ
って、接続の自由度が大幅に向上する。
〔実施例〕 ・
以下、図面を参照しつ覧、本発明の一実施例に係る半導
体装置についてさらに説明する。
体装置についてさらに説明する。
11立111
第2図参照
半導体ウェーハ1の面を、そこに乗せられる半導体チッ
プ2の性質にもとづいて、11.12、・・・等の領域
に分割する。
プ2の性質にもとづいて、11.12、・・・等の領域
に分割する。
第3図参照
半導体ウェーハlの領域11.12.・・・内では連続
している生母!i13の組31を形成する。本例におい
ては、主母線3の組31は、絶縁物層(図示せず)を介
して重ねられて交叉し主母線3の末端(各分割の境界線
上の領域)では、相互に隣接する領域に属する主母線3
が絶縁物層(図示せず)を介して上下に重ねられて設け
られる(図においては、これを並べて表わしである)。
している生母!i13の組31を形成する。本例におい
ては、主母線3の組31は、絶縁物層(図示せず)を介
して重ねられて交叉し主母線3の末端(各分割の境界線
上の領域)では、相互に隣接する領域に属する主母線3
が絶縁物層(図示せず)を介して上下に重ねられて設け
られる(図においては、これを並べて表わしである)。
第4図参照
主母線3が第3図に図示するように交叉しているときは
、その交点に通常の回路電圧よりいくらか高い電圧が印
加されたとき絶縁破壊して導通化される絶縁部33が設
けられる。
、その交点に通常の回路電圧よりいくらか高い電圧が印
加されたとき絶縁破壊して導通化される絶縁部33が設
けられる。
この通常の回路電圧よりいくらか高い電圧が印加された
とき絶縁破壊して導通化される絶縁部33は、下層の母
線3上に200〜300人の厚さに二酸化シリコン層3
4ヲ形tし、アモルファスシリコン層35を 3,00
0人の厚さに形成し、これを交叉点上のみに柱状に残し
、その上に二酸化シリコン層3Bを200〜300人の
厚さに形成し、上層の母線3を形成することによって製
造しうる。
とき絶縁破壊して導通化される絶縁部33は、下層の母
線3上に200〜300人の厚さに二酸化シリコン層3
4ヲ形tし、アモルファスシリコン層35を 3,00
0人の厚さに形成し、これを交叉点上のみに柱状に残し
、その上に二酸化シリコン層3Bを200〜300人の
厚さに形成し、上層の母線3を形成することによって製
造しうる。
第5図参照
半導体ウェーハlの各領域11.12、・・・内に連続
して設けられている主母線3には、外部接続用パッド3
2が設けられるとともに、その末端には、隣接する主母
線3との間に、通常の回路電圧よりいくらか高い電圧が
印加されたとき絶縁破壊して導通化される絶縁部33が
設けられる。
して設けられている主母線3には、外部接続用パッド3
2が設けられるとともに、その末端には、隣接する主母
線3との間に、通常の回路電圧よりいくらか高い電圧が
印加されたとき絶縁破壊して導通化される絶縁部33が
設けられる。
第6図参照
半導体チップ2の周囲に、絶縁物層を介して、補助母線
4を形成する。補助母線4には、パッド41が設けられ
る。このパッド41を使用して半導体チップ2と補助母
線4との接続がなされる。また、補助母線4と主母線3
との間にも、通常の回路電圧よりいくらか高い電圧が印
加されたとき絶縁破壊して導通化される絶縁部33が設
けられる。
4を形成する。補助母線4には、パッド41が設けられ
る。このパッド41を使用して半導体チップ2と補助母
線4との接続がなされる。また、補助母線4と主母線3
との間にも、通常の回路電圧よりいくらか高い電圧が印
加されたとき絶縁破壊して導通化される絶縁部33が設
けられる。
この通常の回路電圧よりいくらか高い電圧が印加された
とき絶縁破壊して導通化される絶縁部33を使用して補
助母線4と主母線3との接続がなされる。
とき絶縁破壊して導通化される絶縁部33を使用して補
助母線4と主母線3との接続がなされる。
第1図参照
以上の工程によって、図示するウェーハ集積回路が完成
する0図示するように、半導体ウェーハ1は、複数のグ
ループに分割されており、各領域11.12、・・・内
に主母線3の組31が設けられており、この主母線3に
は、外部接続用パッド32が設けられており、この主母
線3の組31は、各領域の境界において、通常の回路電
圧よりいくらか高い電圧が印加されたとき絶縁破壊して
導通化される絶縁部33をもって接続可能とされており
各半導体チップ2の周囲には、補助母線4が設けられ、
補助母線4には半導体チップ2との接続用パッド41が
設けられるとともに主母線3との接続用の通常の回路電
圧よりいくらか高い電圧が印加されたとき絶縁破壊して
導通化される絶縁部33が設けられている。
する0図示するように、半導体ウェーハ1は、複数のグ
ループに分割されており、各領域11.12、・・・内
に主母線3の組31が設けられており、この主母線3に
は、外部接続用パッド32が設けられており、この主母
線3の組31は、各領域の境界において、通常の回路電
圧よりいくらか高い電圧が印加されたとき絶縁破壊して
導通化される絶縁部33をもって接続可能とされており
各半導体チップ2の周囲には、補助母線4が設けられ、
補助母線4には半導体チップ2との接続用パッド41が
設けられるとともに主母線3との接続用の通常の回路電
圧よりいくらか高い電圧が印加されたとき絶縁破壊して
導通化される絶縁部33が設けられている。
以上の工程をもって製造されるウェーハ集積回路は、主
母線が分割されているので、余分な負荷は存在せず、信
号の伝達速度が速く、接続の自由度も大きく、主母線も
少なく集積度が向上している。
母線が分割されているので、余分な負荷は存在せず、信
号の伝達速度が速く、接続の自由度も大きく、主母線も
少なく集積度が向上している。
策」二へヌj1旬
第7図参照
図は、補助母線4と半導体チップ2との配置を示す、こ
の補助母線4はそれらの末端が絶縁層を介して上下に重
ねられており、その交叉点には通常の回路電圧よりいく
らか高い電圧が印加されたとき絶縁破壊して導通化され
る絶縁部33が設けられており、相互に接続が可能であ
る。
の補助母線4はそれらの末端が絶縁層を介して上下に重
ねられており、その交叉点には通常の回路電圧よりいく
らか高い電圧が印加されたとき絶縁破壊して導通化され
る絶縁部33が設けられており、相互に接続が可能であ
る。
この実施例においては、接続の自由度が更に向上してい
る。
る。
第317)ヌj1獅
第8図参照
図は、補助母線4と半導体チップ2との配置を示す。こ
の補助母線4は隣接する半導体チップ2の近傍まで延び
ている。
の補助母線4は隣接する半導体チップ2の近傍まで延び
ている。
この実施例においては、隣接する半導体チップの同電位
部の接続が容易となる。
部の接続が容易となる。
以上説明せるとおり、本発明に係るウェーハ集積回路に
おいては、半導体ウェーハ上に複数の主母線の組が形成
され、この複数の主母線と接続される複数の半導体チッ
プが載置されてなるウェーハ集積回路において、前記の
複数の半導体チップは複数のグループに区割され、前記
の複数の主母線は区割された複数のグループに対応して
区割され、この区割された複数の主母線のそれぞれには
、外部接続用パッドが設けられ、この区割された複数の
主母線のそれぞれの相互に対接する末端間には、通常の
回路電圧よりいくらか高い電圧が印加されたとき絶縁破
壊して導通化される絶縁部が設けられており、さらに、
半導体チップの周囲には、複数の補助母線が設けられ、
それらの末端が絶縁層を介して上下に重なるように形成
され、この補助母線の互いに重なっている末端の間と、
この補助母線と前記主母線の間とに、通常の回路電圧よ
りいくらか高い電圧が印加されたとき絶縁破壊して導通
化される絶縁部が設けられているので、 (イ)主母線に余分な負荷が存在せず信号の伝達速度が
高く。
おいては、半導体ウェーハ上に複数の主母線の組が形成
され、この複数の主母線と接続される複数の半導体チッ
プが載置されてなるウェーハ集積回路において、前記の
複数の半導体チップは複数のグループに区割され、前記
の複数の主母線は区割された複数のグループに対応して
区割され、この区割された複数の主母線のそれぞれには
、外部接続用パッドが設けられ、この区割された複数の
主母線のそれぞれの相互に対接する末端間には、通常の
回路電圧よりいくらか高い電圧が印加されたとき絶縁破
壊して導通化される絶縁部が設けられており、さらに、
半導体チップの周囲には、複数の補助母線が設けられ、
それらの末端が絶縁層を介して上下に重なるように形成
され、この補助母線の互いに重なっている末端の間と、
この補助母線と前記主母線の間とに、通常の回路電圧よ
りいくらか高い電圧が印加されたとき絶縁破壊して導通
化される絶縁部が設けられているので、 (イ)主母線に余分な負荷が存在せず信号の伝達速度が
高く。
(ロ)接続の自由度が向上し、主母線の本数が減少し、
集積度の向上したウェーハ集積回路を提供することがで
きる。
集積度の向上したウェーハ集積回路を提供することがで
きる。
第1図は、本発明の一実施例に係るウェーノ\集積回路
の平面図である。 第2〜6図は、本発明の一実施例に係るウェーハ集積回
路の工程図である。 第7図は、本発明の第2の実施例に係るウェーハ集積回
路の平面図である。 第8図は、本発明の第3の実施例に係るウェーハ集積回
路の平面図である。 第9図は、従来技術に係るウェーハ集積回路の平面図で
ある。 第10図は、従来技術に係るウェーハ集積回路の補助母
線の平面図である。 1・・拳半導体ウェーハ、 11.12、・・・・・・
半導体ウェーハの分割された領域、 2・・・半導体チ
ップ、 3・・・主母線、 31・拳・主母線の組、
32・・会外部接続用パッド、 33・・・通常の回路
電圧よりいくらか高い電圧が印加されたとき絶縁破壊し
て導通化される絶縁部、34・・・二酸化シリコン層、
35・・・アモルファスシリコン層、38e・・二酸
化シリコン層、4 e 拳−補助母線、 41−−Φパ
ッド。 第2図 第3図 、宅(を好 第4図 15図 第71″j 第9図 7く二m。 半3矢淀鈍・) 第80 従1υ打 −゛ 第10図
の平面図である。 第2〜6図は、本発明の一実施例に係るウェーハ集積回
路の工程図である。 第7図は、本発明の第2の実施例に係るウェーハ集積回
路の平面図である。 第8図は、本発明の第3の実施例に係るウェーハ集積回
路の平面図である。 第9図は、従来技術に係るウェーハ集積回路の平面図で
ある。 第10図は、従来技術に係るウェーハ集積回路の補助母
線の平面図である。 1・・拳半導体ウェーハ、 11.12、・・・・・・
半導体ウェーハの分割された領域、 2・・・半導体チ
ップ、 3・・・主母線、 31・拳・主母線の組、
32・・会外部接続用パッド、 33・・・通常の回路
電圧よりいくらか高い電圧が印加されたとき絶縁破壊し
て導通化される絶縁部、34・・・二酸化シリコン層、
35・・・アモルファスシリコン層、38e・・二酸
化シリコン層、4 e 拳−補助母線、 41−−Φパ
ッド。 第2図 第3図 、宅(を好 第4図 15図 第71″j 第9図 7く二m。 半3矢淀鈍・) 第80 従1υ打 −゛ 第10図
Claims (1)
- 【特許請求の範囲】 [1]半導体ウェーハ(1)上に複数の主母線(3)の
組(31)が形成され、該複数の主母線(3)に接続さ
れる複数の半導体チップ(2)が載置されてなるウェー
ハ集積回路において、前記複数の半導体チップ(2)は
複数のグループ毎に区割され、 前記複数の主母線(3)の組(31)は、該区割された
複数のグループに対応して区割され、該区割された複数
の主母線(3)のそれぞれには、外部接続用パッド(3
2)が設けられ、該区割された複数の主母線(3)のう
ち相互に対接する主母線(3)の末端間には、通常の回
路電圧より高い電圧が印加されたとき絶縁破壊して導通
化される絶縁部(33)が設けられてなることを特徴と
する半導体装置。 [2]前記半導体チップ(2)の周囲には、複数の補助
母線(4)が、それらの末端が絶縁層を介して上下に重
なるように形成され、該補助母線(4)の互いに重なっ
ている上下の末端相互間と、該補助母線(4)と前記主
母線(3)の間とには、通常の回路電圧よりいくらか高
い電圧が印加されたとき絶縁破壊して導通化される絶縁
部(33)が設けられてなることを特徴とする特許請求
の範囲第1項記載の半導体装置。 [3]前記半導体チップ(2)の周囲に設けられる前記
補助母線(4)は、隣接する半導体チップ(2)の近傍
まで延在していることを特徴とする特許請求の範囲第2
項記載の半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP17642685A JPS6236841A (ja) | 1985-08-10 | 1985-08-10 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP17642685A JPS6236841A (ja) | 1985-08-10 | 1985-08-10 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6236841A true JPS6236841A (ja) | 1987-02-17 |
Family
ID=16013492
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP17642685A Pending JPS6236841A (ja) | 1985-08-10 | 1985-08-10 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6236841A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0364704U (ja) * | 1989-10-25 | 1991-06-24 |
-
1985
- 1985-08-10 JP JP17642685A patent/JPS6236841A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0364704U (ja) * | 1989-10-25 | 1991-06-24 |
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