JP2003124276A - 半導体集積回路および半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 従来、半導体ウェハ上に検査回路領域と検査
対象である実装チップ領域とを対にして配置していたの
で、１枚の半導体ウェハから採れる実装チップ領域の数
が限定され、ＬＳＩの低コスト化の妨げになっていた。 【解決手段】 半導体ウェハ上の検査回路領域２０６内
にチップ領域選択回路２０９，２１０、チップ領域選択
信号入力端子２０８を設けることによって、１つの検査
回路領域２０６を２つの実装チップ領域２０１，２０２
で共有することができ、したがって１枚の半導体ウェハ
上に配置される検査回路領域の数を大幅に削減すること
ができ、その分１枚の半導体ウェハから採れる実装チッ
プ領域の数を増加させることができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体回路のウェ
ハ状態を検査する検査回路を有する半導体集積回路およ
びこの半導体集積回路から採れる半導体回路を実装した
半導体装置の製造方法に関するものである。

【０００２】

【従来の技術】以下、従来の半導体集積回路および半導
体装置について図６を用いて説明する。

【０００３】図６は、従来の半導体集積回路の構成図で
あり、６０１は半導体装置であるパッケージに実装する
チップ領域を示す実装チップ領域、６０２は実装チップ
領域６０１内に配置された半導体回路であるコア回路、
６０３はウェハ状態検査時に使用する検査信号を入力す
るための検査信号入力端子、６０４は実装チップ領域６
０１内に配置されたコア回路６０２を検査する検査回路
領域、６０５は実装チップ領域６０１を実装時に実装チ
ップ領域６０１と検査回路領域６０４とをスクライブに
より分離するためのスクライブレーン、６０６は検査回
路領域６０４と実装チップ領域６０１を電気的に絶縁す
るためのヒューズである。

【０００４】以上のように構成された従来の半導体集積
回路について、以下にその検査方法とパッケージ実装ま
での過程とを説明する。

【０００５】まず、半導体ウェハ（図示せず）上に設け
られた検査回路領域６０４内に配置した検査信号入力端
子６０３に、テスタ（図示せず）から検査信号を入力
し、コア回路６０２に対して半導体ウェハ状態検査を行
う。半導体ウェハ状態検査を行った後は、実装時に不要
となる検査回路領域６０４を切除する際に、スクライブ
による配線材料の切断面への付着などに起因する配線間
ショートなどの問題を回避するために、実装チップ領域
６０１と検査回路領域６０４との間に配置したヒューズ
６０６を、スクライブを行う前にレーザカッタなどで切
断することにより、両回路領域を電気的に絶縁してから
両回路領域を切断し、パッケージ実装を行っている。

【０００６】

【発明が解決しようとする課題】しかしながら、上記従
来の構成では、半導体ウェハ状態検査時に検査信号を入
力する検査信号入力端子６０３を配置した検査回路領域
６０４と検査対象であるコア回路６０２を配置した実装
チップ領域６０１とを対にして半導体ウェハ上に配置し
なければならず、半導体ウェハ上において実装に不要な
検査回路領域６０４の数が多い反面、１枚の半導体ウェ
ハから実装チップ領域６０１の採れる数が少なく、その
結果、ＬＳＩの低コスト化を実現困難にするという課題
があった。

【０００７】本発明は、上記従来の課題を解決するもの
で、複数の実装チップ領域（半導体回路）で１つの検査
回路領域を共有することにより、半導体ウェハ（半導体
基板）１枚あたりの検査回路領域の面積を縮減し、すな
わち半導体ウェハ（半導体基板）１枚あたりの検査回路
の数を縮減して半導体ウェハ（半導体基板）１枚あたり
の実装チップ領域（半導体回路）の採れ数を増加させ、
さらに１枚の半導体ウェハ（半導体基板）から製造する
ことのできるパッケージ（半導体装置）の製造個数を増
加させ、ＬＳＩの低コスト化を実現することができる半
導体集積回路および半導体装置の製造方法を提供するこ
とを目的とする。

【０００８】

【課題を解決するための手段】上記目的を達成するため
に、請求項１記載の半導体集積回路は、半導体基板と、
半導体基板のスクライブレーンに囲まれた複数の領域
と、複数の領域のうちの一の領域に形成された単一の検
査回路と、複数の領域のうちの一の領域以外の複数の領
域に各々形成され単一の検査回路によって検査される複
数の半導体回路と、単一の検査回路および複数の半導体
回路間に接続された検査信号配線とを備えている。

【０００９】請求項１記載の発明によれば、単一の検査
回路が検査信号配線で複数の半導体回路と接続されてい
るため、半導体回路を検査する単一の検査回路を複数の
半導体回路で共有することができる。したがって、１枚
の半導体基板において実装には不要な検査回路の面積を
縮減すること、すなわち半導体基板１枚あたりの検査回
路の数を減らすことができ、その結果、１枚の半導体基
板から採れる半導体回路の数を増やすことができ、ＬＳ
Ｉの低コスト化を実現することができる。

【００１０】請求項２記載の半導体集積回路は、請求項
１記載の半導体集積回路において、検査回路は、選択信
号に応じて複数の半導体回路のうちの各々を検査対象と
して選択する選択回路と、選択信号を選択回路に入力す
る選択信号入力端子とを設けたことを特徴とする。

【００１１】請求項２記載の発明によれば、検査回路が
選択信号に応じて複数の半導体回路のうちの各々を検査
対象として選択する選択回路を備え、また選択信号を選
択回路に入力する選択信号入力端子を設けているため、
半導体ウェハ状態検査時に複数の半導体回路から検査対
象とする一の半導体回路を逐一選択することができる。
その結果、請求項１記載の発明と同様の効果を発揮す
る。

【００１２】請求項３記載の半導体集積回路は、請求項
１または２記載の半導体集積回路において、検査信号配
線はスクライブレーン上に設けられていることを特徴と
する。

【００１３】請求項３記載の発明によれば、請求項１ま
たは２記載の発明と同様の効果を発揮するほか、検査信
号配線がスクライブレーン上に設けられていることによ
って、検査回路もしくは半導体回路上に検査信号配線を
設ける必要がなくなり、回路寸法を縮小することがで
き、その結果、１枚の半導体基板から採れる回路数を増
加させることができる。そのうえ、検査信号配線がスク
ライブレーン上に設けられていることによって、半導体
基板上の任意の位置に検査回路を配置することができ、
その結果、さらに複数の領域に形成された半導体回路で
単一の検査回路を共有することが可能となるため、半導
体基板上の検査回路の数をさらに縮減することができ
る。すなわち、その分だけ１つの半導体基板から採れる
半導体回路の数をさらに増加させることができる。した
がって、ＬＳＩのさらなる低コスト化を実現することが
できる。

【００１４】請求項４記載の半導体装置の製造方法は、
半導体基板のスクライブレーンに囲まれた複数の領域に
半導体回路を形成する工程と、半導体回路が形成される
領域以外の領域に複数の半導体回路のうち一群の半導体
回路の検査を単一で行う検査回路を形成する工程と、検
査回路を用いて一群の半導体回路を検査することにより
半導体基板全体の半導体回路を検査する工程と、検査終
了後にスクライブレーン上を切断することにより回路毎
に分断する工程と、分断された半導体回路のみを半導体
装置に実装する工程とを含んでいる。

【００１５】請求項４記載の発明によれば、単一の検査
回路を用いて一群の半導体回路を検査するため、一群の
半導体回路で単一の検査回路を共有することができる。
したがって、半導体基板上の検査回路の面積を縮減し、
すなわち半導体基板１枚あたりの検査回路の数を縮減す
ることができ、その分、半導体基板上の半導体回路の数
を増加させることができるため、一枚の半導体基板から
採れる半導体回路の数が増加し、したがって、一枚の半
導体基板をもとに製造することのできる半導体装置の製
造個数を増加させることができる。その結果、ＬＳＩの
低コスト化を実現することができる。

【００１６】

【発明の実施の形態】（第１の実施の形態）以下、本発
明の第１の実施の形態における半導体集積回路および半
導体装置の製造方法について、図１，２，３を参照しな
がら説明する。

【００１７】図１は半導体集積回路を複数配置した半導
体ウェハ（半導体基板）の概略構成図である。図２は図
１に示した半導体集積回路の概略構成図であり、図３は
図２で示した実装チップ領域のパッケージ実装時のパッ
ケージ（半導体装置）断面の概略構成図である。

【００１８】図１において１０１は半導体基板である半
導体ウェハ、１０２は半導体ウェハ１０１上に複数配置
された実装チップ領域、１０３は実装チップ領域１０２
に配置されたコア回路（図２）を検査する検査回路領
域、１０４は２個の実装チップ領域１０２と１個の検査
回路領域１０３から構成された半導体集積回路である。
半導体ウェハ１０１には、半導体集積回路１０４が１以
上形成されている。

【００１９】図２において２０１，２０２は半導体ウェ
ハ１０１（図１）上に配置され半導体装置であるパッケ
ージに実装される複数の実装チップ領域、２０３，２０
４はそれら実装チップ領域２０１，２０２上に配置され
た半導体回路であるコア回路、２０５は半導体ウェハ１
０１（図１）上に配置されたスクライブレーン、２０６
は実装チップ領域２０１，２０２に対してスクライブレ
ーン２０５を挟んで配置されコア回路２０３，２０４を
検査する検査回路領域、２０７は検査回路領域２０６内
に配置されテスタ（図示せず）からの検査信号を入力す
るための検査信号入力端子、２０８はテスタ（図示せ
ず）からチップ領域選択信号を入力するためのチップ領
域選択信号入力端子、２０９，２１０はテスタ（図示せ
ず）から入力したチップ領域選択信号により２つの実装
チップ領域２０１，２０２から１つの実装チップ領域を
選択するチップ領域選択回路、２１１は一方がコア回路
２０３，２０４に接続されており他方がチップ領域選択
回路２０９，２１０に接続されたヒューズである。

【００２０】図３において３０１は半導体装置であるパ
ッケージ、３０２は実装するチップ領域であり図２にお
ける実装チップ領域２０１，２０２と同じもの、３０３
はボンディングパッド、３０４はボンディングワイヤ、
３０５はリードフレームである。

【００２１】以上のように構成された本発明の第１の実
施の形態における半導体集積回路の検査方法およびパッ
ケージ実装までの過程を、以下に説明する。

【００２２】まず、図１に示す半導体ウェハ１０１上の
半導体集積回路１０４において、２つの実装チップ領域
１０２から検査対象とする実装チップ領域１０２を１つ
選択する。そして、テスタ（図示せず）からＨｉｇｈレ
ベルのチップ領域選択信号を図２に示す検査回路領域２
０６（１０３）内に配置されたチップ選択信号入力端子
２０８に入力すると、チップ領域選択回路２１０により
検査対象として実装チップ領域２０２内のコア回路２０
４が選択される。

【００２３】次に、テスタ（図示せず）から検査信号入
力端子２０７に検査信号を入力し、コア回路２０４の半
導体ウェハ状態検査を行う。

【００２４】同様にして、テスタ（図示せず）からＬｏ
ｗレベルのチップ領域選択信号を検査回路領域２０６内
に配置されたチップ領域選択信号入力端子２０８に入力
すると、チップ領域選択回路２０９により検査対象とし
て実装チップ領域２０１内のコア回路２０３が選択さ
れ、テスタ（図示せず）から検査信号入力端子２０７に
検査信号を入力することにより、コア回路２０３の半導
体ウェハ状態検査を行う。

【００２５】半導体ウェハ状態検査終了後、レーザカッ
タ（図示せず）などでヒューズ２１１を切断し、スクラ
イブレーン２０５をカッタ（図示せず）で切断し、実装
チップ領域２０１，２０２と検査回路領域２０６とを分
離する。

【００２６】その後実装チップ領域２０１，２０２のみ
を、図３に示す実装チップ領域３０２のようにパッケー
ジ３０１の内部に実装する。

【００２７】以上のように、第１の実施の形態によれ
ば、ウェハ状態検査回路領域２０６内に、それぞれ検査
信号入力端子２０７およびチップ領域選択信号入力端子
２０８およびチップ領域選択回路２０９，２１０を配置
し、チップ領域選択信号をチップ領域選択信号入力端子
に入力することにより検査対象とするコア回路２０３ま
たはコア回路２０４を選択したうえで半導体ウェハ状態
検査を実施することによって、１つの検査回路領域２０
６を２つの実装チップ領域２０１，２０２で共有するこ
とができ、半導体ウェハ１０１（図１）上において検査
回路領域２０６の面積を大幅に削減することができ、す
なわち１枚の半導体ウェハ１０１あたりの検査回路領域
２０６の数を大幅に減らすことが可能となる。これによ
り、１枚の半導体ウェハ１０１（図１）から採れる実装
チップ領域１０２の数を増加させることができる。

【００２８】したがって、一枚の半導体ウェハ１０１
（図１）をもとに製造することのできるパッケージの個
数をも増加させることができる。

【００２９】（第２の実施の形態）図４は第２の実施の
形態における複数の半導体集積回路が配置された半導体
ウェハ（半導体基板）の概略構成図、図５は図４に示し
た半導体集積回路の概略構成図であり，図３は図５で示
した実装チップ領域をパッケージ（半導体装置）に実装
した時のパッケージ断面の構成概略図である。

【００３０】図４において４０１は半導体基板である半
導体ウェハ、４０２は半導体ウェハ上に複数配置されパ
ッケージに実装するチップ領域を示す実装チップ領域、
４０３は実装チップ領域４０２に配置されたコア回路
（図５）を検査する検査回路領域、４０４は３個の実装
チップ領域４０２と１個の検査回路領域４０３から構成
される半導体集積回路である。半導体ウェハ４０１には
半導体集積回路４０４が１以上形成されている。

【００３１】図５において５０１，５０２，５０３は半
導体ウェハ４０１（図４）上に配置された実装チップ領
域、５０４，５０５，５０６はそれら実装チップ領域５
０１，５０２，５０３上に配置された半導体回路である
コア回路、５１６は半導体ウェハ４０１（図４）上に配
置されたスクライブレーン、５０８は実装チップ領域５
０１，５０２，５０３に対してスクライブレーン５１６
を挟んで配置された検査回路領域、５０９は検査回路領
域５０８内に配置されテスタからの検査信号を入力する
ための検査信号入力端子、５１０，５１１はテスタから
チップ領域選択信号を入力するためのチップ領域選択信
号入力端子、５１２，５１３，５１４はテスタから入力
したチップ領域選択信号により３つの実装チップ領域５
０１，５０２，５０３から１つの実装チップ領域を選択
するチップ領域選択回路、５１５はスクライブレーン５
１６上に配置された検査信号配線、５０７は一方がコア
回路５０１，５０２，５０３に接続されておりスクライ
ブレーン５１６上の検査信号配線５１５を通じて他方を
チップ領域選択回路５１２，５１３，５１４に接続され
たヒューズである。

【００３２】図３において３０１は半導体装置であるパ
ッケージ、３０２は実装するチップ領域であり図５にお
ける実装チップ領域５０１，５０２，５０３と同じチッ
プ領域、３０３はボンディングパッド、３０４はボンデ
ィングワイヤ、３０５はリードフレームである。

【００３３】以上のように構成された本発明の第２の実
施の形態における半導体集積回路の検査方法およびパッ
ケージ実装までの過程を以下に説明する。

【００３４】まず、図４に示す半導体ウェハ４０１上の
半導体集積回路４０４において、テスタ（図示せず）か
らＨｉｇｈレベルのチップ領域選択信号を図５に示す検
査回路領域５０８（４０３）内に配置したチップ選択信
号入力端子５１０に入力すると、チップ領域選択回路５
１２により検査対象として実装チップ領域５０１内のコ
ア回路５０４が選択される。

【００３５】次に、テスタ（図示せず）から検査信号入
力端子５０９に検査信号を入力し、コア回路５０４の半
導体ウェハ状態検査を行う。

【００３６】同様にして、テスタ（図示せず）からＬｏ
ｗレベルのチップ領域選択信号を検査回路領域５０８内
に配置したチップ領域選択信号入力端子５１０に入力す
ると、チップ領域選択回路５１３により検査対象として
実装チップ領域５０２内のコア回路５０５が選択され、
テスタ（図示せず）から検査信号入力端子５０９に検査
信号を入力することにより、コア回路５０５の半導体ウ
ェハ状態検査を行う。同様に、テスタからＨｉｇｈレベ
ルのチップ領域選択信号を検査回路領域５０８内に配置
したチップ領域選択信号入力端子５１１に入力すると、
チップ領域選択回路５１４により検査対象として実装チ
ップ領域５０３内のコア回路５０６が選択され、テスタ
から検査信号入力端子５０９に検査信号を入力すること
により、コア回路５０６の半導体ウェハ状態検査を行
う。半導体ウェハ状態検査終了後、レーザカッタ（図示
せず）などでヒューズ５０７を切断し、スクライブレー
ン５１６をカッタ（図示せず）で切断し、実装チップ領
域５０１，５０２，５０３と検査回路領域５０８を分離
する。その後実装チップ領域５０１または５０２または
５０３のみを、前述した第１の実施の形態と同様に図３
のパッケージ断面図に示すパッケージ３０１の内部に実
装する。

【００３７】以上のように、第２の実施の形態によれ
ば、ウェハ状態検査回路領域５０８内に検査信号入力端
子５０９、チップ領域選択信号入力端子５１０，５１１
とチップ領域選択回路５１２，５１３，５１４を設ける
ことにより、チップ領域選択信号を入力して検査対象と
するコア回路５０４，５０５，５０６を選択したうえで
半導体ウェハ状態検査を実施することのできる機能をウ
ェハ状態検査回路領域５０８に与えることによって、１
つの検査回路領域５０８を３つの実装チップ領域５０
１，５０２，５０３で共有することができる。すなわち
一つの半導体集積回路４０４に配置するべき検査回路領
域４０３を１つにできる。その結果、半導体ウェハ４０
１において検査回路領域４０３（５０８）の占める面積
を大幅に削減し、すなわち１枚の半導体ウェハ４０１あ
たりの検査回路領域４０３（５０８）の数を大幅に減ら
すことが可能となる。これにより、半導体ウェハ１枚あ
たりの実装チップ採れ数を増加させることができる。

【００３８】またスクライブレーン５１６上に検査回路
領域５０８と実装チップ領域５０１，５０２，５０３と
を接続する検査信号配線５１５を配置することにより、
検査回路領域５０８もしくは実装チップ領域５０１，５
０２，５０３上に検査信号配線５１５を配置する必要が
なくなって回路寸法を縮小することができるので、１枚
の半導体ウェハ４０１に形成することのできる回路数を
増加させることができる。

【００３９】そのうえ、スクライブレーン５１６上に検
査回路領域５０８と実装チップ領域５０１，５０２，５
０３とを接続する検査信号配線５１５を配置することに
より、離れた位置に配置された多くの実装チップ領域を
１つの検査回路領域で検査することができる。したがっ
て１枚の半導体ウェハ４０１上の検査回路領域４０３
（５０８）が占める面積をさらに削減することができ、
その分だけ１枚の半導体ウェハ４０１から採れる実装チ
ップ領域の数をさらに増加させることができる。

【００４０】したがって、一枚の半導体ウェハ４０１を
もとに製造することのできるパッケージの個数をも増加
させることができる。

【００４１】なお、本実施の形態において検査回路領域
５０８は半導体集積回路４０４の図面右上に配置してい
たが、この位置に限定されず、本実施の形態における実
装チップ領域５０１，５０２，５０３のいずれかの位置
でも良い。

【００４２】また、本実施の形態では、１つの検査回路
領域に対して実装チップ領域は３つであったが、４以上
であっても同様に実施することができる。すなわち、本
実施の形態では、検査回路領域５０８と実装チップ領域
５０１，５０２，５０３とが隣接する構成を採っていた
が、スクライブレーン５１６上に検査信号配線５１５を
設けているため、検査可能な実装チップ領域は隣接して
いるものに限定されず、検査回路領域５０８は、検査回
路領域５０８と隣接していない、離れた実装チップ領域
を検査することもできる。したがって１つのウェハに対
して１つの検査回路領域とする構成も可能である。

【００４３】

【発明の効果】本発明は、半導体基板のスクライブレー
ンに囲まれた複数の領域に形成された半導体回路に対し
て単一の検査回路が検査信号配線で接続され、この検査
回路が複数の半導体回路のうちの各々を検査対象として
選択する選択回路を備えており、この選択回路に選択信
号を入力する選択信号入力端子を備えているため、複数
の領域に形成された半導体回路に対して単一の検査回路
が逐一半導体ウェハ状態検査を行うことができる。すな
わち、複数の半導体回路で一の検査回路を共有すること
ができるので、半導体基板上の検査回路の占める面積を
縮減し、すなわち半導体基板上に配置すべき検査回路の
数を減らすことができ、その結果、半導体基板１枚あた
りの半導体回路採れ数を増加させることができる。

【００４４】また検査信号配線をスクライブレーン上に
配置することにより、回路上に検査信号配線を設ける必
要がなくなって、回路寸法を縮小することができ、１枚
の半導体基板上に形成することのできる回路数を増加さ
せることができる。したがって、１枚の半導体基板から
採れる回路数を増加させることができる。そのうえ、よ
り多くの半導体回路で単一の検査回路を共有することを
実現できる。すなわち、半導体基板上に配置すべき検査
回路の数をさらに縮減することができるから半導体基板
１枚あたりの半導体回路採れ数をさらに増加させること
ができる。

【００４５】したがって、一枚の半導体基板をもとに製
造することのできる半導体装置の個数をも増加させるこ
とができる。

【００４６】本発明は、これらによってＬＳＩ全体のコ
ストを低減することができる、優れた半導体集積回路お
よび半導体装置の製造方法を実現するものである。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態における半導体ウェ
ハの概略構成図。

【図２】本発明の第１の実施の形態における半導体集積
回路の概略構成図。

【図３】本発明の第１の実施の形態および第２の実施の
形態におけるパッケージの断面構成図。

【図４】本発明の第２の実施の形態における半導体ウェ
ハの概略構成図。

【図５】本発明の第２の実施の形態における半導体集積
回路の概略構成図。

【図６】従来の半導体集積回路の概略構成図。

【符号の説明】

１０１ 半導体ウェハ １０２ 実装チップ領域 １０３ 検査回路領域 １０４半導体集積回路 ２０１ 実装チップ領域 ２０２ 実装チップ領域 ２０３ コア回路 ２０４ コア回路 ２０５ スクライブレーン ２０６ 検査回路領域 ２０７ 検査信号入力端子 ２０８ チップ領域選択信号入力端子 ２０９ チップ領域選択回路 ２１０ チップ領域選択回路 ２１１ ヒューズ ３０１ パッケージ ３０２ 実装チップ領域 ３０３ ボンディングパッド ３０４ ボンディングワイヤ ３０５ リードフレーム ４０１ 半導体ウェハ ４０２ 実装チップ領域 ４０３ 検査回路領域 ４０４ 半導体集積回路 ５０１ 実装チップ領域 ５０２ 実装チップ領域 ５０３ 実装チップ領域 ５０４ コア回路 ５０５ コア回路 ５０６ コア回路 ５０７ ヒューズ ５０８ 検査回路領域 ５０９ 検査信号入力端子 ５１０ チップ領域選択信号入力端子 ５１１ チップ領域選択信号入力端子 ５１２ チップ領域選択回路 ５１３ チップ領域選択回路 ５１４ チップ領域選択回路 ５１５ 検査信号配線 ５１６ スクライブレーン ６０１ 実装チップ領域 ６０２ コア回路 ６０３ 検査信号入力端子 ６０４ 検査回路領域 ６０５ スクライブレーン ６０６ ヒューズ

───────────────────────────────────────────────────── フロントページの続き (72)発明者 鈴木 利一 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 Ｆターム(参考） 2G132 AA01 AB00 AK11 AL25 4M106 AA01 AA02 AC04 AC05 AC13 AD02 AD13 5F038 BE03 CA05 CA13 DT04 DT05 DT15 EZ20

Claims (4)

【特許請求の範囲】
1. 【請求項１】 半導体基板と、前記半導体基板のスクラ
   イブレーンに囲まれた複数の領域と、前記複数の領域の
   うちの一の領域に形成された単一の検査回路と、前記複
   数の領域のうちの前記一の領域以外の複数の領域に各々
   形成され前記単一の検査回路によって検査される複数の
   半導体回路と、前記単一の検査回路および前記複数の半
   導体回路間に接続された検査信号配線とを備えた半導体
   集積回路。
2. 【請求項２】 検査回路は、選択信号に応じて複数の半
   導体回路のうちの各々を検査対象として選択する選択回
   路と、前記選択信号を前記選択回路に入力する選択信号
   入力端子とを設けたことを特徴とする請求項１記載の半
   導体集積回路。
3. 【請求項３】 検査信号配線は、スクライブレーン上に
   設けられていることを特徴とする請求項１または２記載
   の半導体集積回路。
4. 【請求項４】 半導体基板のスクライブレーンに囲まれ
   た複数の領域に半導体回路を形成する工程と、前記半導
   体回路が形成される領域以外の領域に前記複数の半導体
   回路のうち一群の半導体回路の検査を単一で行う検査回
   路を形成する工程と、前記検査回路を用いて前記一群の
   半導体回路を検査することにより前記半導体基板全体の
   前記半導体回路を検査する工程と、前記検査終了後に前
   記スクライブレーン上を切断することにより回路毎に分
   断する工程と、前記分断された半導体回路のみを半導体
   装置に実装する工程とを含む半導体装置の製造方法。