JP2003124276A - 半導体集積回路および半導体装置の製造方法 - Google Patents
半導体集積回路および半導体装置の製造方法Info
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- JP2003124276A JP2003124276A JP2001320140A JP2001320140A JP2003124276A JP 2003124276 A JP2003124276 A JP 2003124276A JP 2001320140 A JP2001320140 A JP 2001320140A JP 2001320140 A JP2001320140 A JP 2001320140A JP 2003124276 A JP2003124276 A JP 2003124276A
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Abstract
(57)【要約】
【課題】 従来、半導体ウェハ上に検査回路領域と検査
対象である実装チップ領域とを対にして配置していたの
で、1枚の半導体ウェハから採れる実装チップ領域の数
が限定され、LSIの低コスト化の妨げになっていた。 【解決手段】 半導体ウェハ上の検査回路領域206内
にチップ領域選択回路209,210、チップ領域選択
信号入力端子208を設けることによって、1つの検査
回路領域206を2つの実装チップ領域201,202
で共有することができ、したがって1枚の半導体ウェハ
上に配置される検査回路領域の数を大幅に削減すること
ができ、その分1枚の半導体ウェハから採れる実装チッ
プ領域の数を増加させることができる。
対象である実装チップ領域とを対にして配置していたの
で、1枚の半導体ウェハから採れる実装チップ領域の数
が限定され、LSIの低コスト化の妨げになっていた。 【解決手段】 半導体ウェハ上の検査回路領域206内
にチップ領域選択回路209,210、チップ領域選択
信号入力端子208を設けることによって、1つの検査
回路領域206を2つの実装チップ領域201,202
で共有することができ、したがって1枚の半導体ウェハ
上に配置される検査回路領域の数を大幅に削減すること
ができ、その分1枚の半導体ウェハから採れる実装チッ
プ領域の数を増加させることができる。
Description
【0001】
【発明の属する技術分野】本発明は、半導体回路のウェ
ハ状態を検査する検査回路を有する半導体集積回路およ
びこの半導体集積回路から採れる半導体回路を実装した
半導体装置の製造方法に関するものである。
ハ状態を検査する検査回路を有する半導体集積回路およ
びこの半導体集積回路から採れる半導体回路を実装した
半導体装置の製造方法に関するものである。
【0002】
【従来の技術】以下、従来の半導体集積回路および半導
体装置について図6を用いて説明する。
体装置について図6を用いて説明する。
【0003】図6は、従来の半導体集積回路の構成図で
あり、601は半導体装置であるパッケージに実装する
チップ領域を示す実装チップ領域、602は実装チップ
領域601内に配置された半導体回路であるコア回路、
603はウェハ状態検査時に使用する検査信号を入力す
るための検査信号入力端子、604は実装チップ領域6
01内に配置されたコア回路602を検査する検査回路
領域、605は実装チップ領域601を実装時に実装チ
ップ領域601と検査回路領域604とをスクライブに
より分離するためのスクライブレーン、606は検査回
路領域604と実装チップ領域601を電気的に絶縁す
るためのヒューズである。
あり、601は半導体装置であるパッケージに実装する
チップ領域を示す実装チップ領域、602は実装チップ
領域601内に配置された半導体回路であるコア回路、
603はウェハ状態検査時に使用する検査信号を入力す
るための検査信号入力端子、604は実装チップ領域6
01内に配置されたコア回路602を検査する検査回路
領域、605は実装チップ領域601を実装時に実装チ
ップ領域601と検査回路領域604とをスクライブに
より分離するためのスクライブレーン、606は検査回
路領域604と実装チップ領域601を電気的に絶縁す
るためのヒューズである。
【0004】以上のように構成された従来の半導体集積
回路について、以下にその検査方法とパッケージ実装ま
での過程とを説明する。
回路について、以下にその検査方法とパッケージ実装ま
での過程とを説明する。
【0005】まず、半導体ウェハ(図示せず)上に設け
られた検査回路領域604内に配置した検査信号入力端
子603に、テスタ(図示せず)から検査信号を入力
し、コア回路602に対して半導体ウェハ状態検査を行
う。半導体ウェハ状態検査を行った後は、実装時に不要
となる検査回路領域604を切除する際に、スクライブ
による配線材料の切断面への付着などに起因する配線間
ショートなどの問題を回避するために、実装チップ領域
601と検査回路領域604との間に配置したヒューズ
606を、スクライブを行う前にレーザカッタなどで切
断することにより、両回路領域を電気的に絶縁してから
両回路領域を切断し、パッケージ実装を行っている。
られた検査回路領域604内に配置した検査信号入力端
子603に、テスタ(図示せず)から検査信号を入力
し、コア回路602に対して半導体ウェハ状態検査を行
う。半導体ウェハ状態検査を行った後は、実装時に不要
となる検査回路領域604を切除する際に、スクライブ
による配線材料の切断面への付着などに起因する配線間
ショートなどの問題を回避するために、実装チップ領域
601と検査回路領域604との間に配置したヒューズ
606を、スクライブを行う前にレーザカッタなどで切
断することにより、両回路領域を電気的に絶縁してから
両回路領域を切断し、パッケージ実装を行っている。
【0006】
【発明が解決しようとする課題】しかしながら、上記従
来の構成では、半導体ウェハ状態検査時に検査信号を入
力する検査信号入力端子603を配置した検査回路領域
604と検査対象であるコア回路602を配置した実装
チップ領域601とを対にして半導体ウェハ上に配置し
なければならず、半導体ウェハ上において実装に不要な
検査回路領域604の数が多い反面、1枚の半導体ウェ
ハから実装チップ領域601の採れる数が少なく、その
結果、LSIの低コスト化を実現困難にするという課題
があった。
来の構成では、半導体ウェハ状態検査時に検査信号を入
力する検査信号入力端子603を配置した検査回路領域
604と検査対象であるコア回路602を配置した実装
チップ領域601とを対にして半導体ウェハ上に配置し
なければならず、半導体ウェハ上において実装に不要な
検査回路領域604の数が多い反面、1枚の半導体ウェ
ハから実装チップ領域601の採れる数が少なく、その
結果、LSIの低コスト化を実現困難にするという課題
があった。
【0007】本発明は、上記従来の課題を解決するもの
で、複数の実装チップ領域(半導体回路)で1つの検査
回路領域を共有することにより、半導体ウェハ(半導体
基板)1枚あたりの検査回路領域の面積を縮減し、すな
わち半導体ウェハ(半導体基板)1枚あたりの検査回路
の数を縮減して半導体ウェハ(半導体基板)1枚あたり
の実装チップ領域(半導体回路)の採れ数を増加させ、
さらに1枚の半導体ウェハ(半導体基板)から製造する
ことのできるパッケージ(半導体装置)の製造個数を増
加させ、LSIの低コスト化を実現することができる半
導体集積回路および半導体装置の製造方法を提供するこ
とを目的とする。
で、複数の実装チップ領域(半導体回路)で1つの検査
回路領域を共有することにより、半導体ウェハ(半導体
基板)1枚あたりの検査回路領域の面積を縮減し、すな
わち半導体ウェハ(半導体基板)1枚あたりの検査回路
の数を縮減して半導体ウェハ(半導体基板)1枚あたり
の実装チップ領域(半導体回路)の採れ数を増加させ、
さらに1枚の半導体ウェハ(半導体基板)から製造する
ことのできるパッケージ(半導体装置)の製造個数を増
加させ、LSIの低コスト化を実現することができる半
導体集積回路および半導体装置の製造方法を提供するこ
とを目的とする。
【0008】
【課題を解決するための手段】上記目的を達成するため
に、請求項1記載の半導体集積回路は、半導体基板と、
半導体基板のスクライブレーンに囲まれた複数の領域
と、複数の領域のうちの一の領域に形成された単一の検
査回路と、複数の領域のうちの一の領域以外の複数の領
域に各々形成され単一の検査回路によって検査される複
数の半導体回路と、単一の検査回路および複数の半導体
回路間に接続された検査信号配線とを備えている。
に、請求項1記載の半導体集積回路は、半導体基板と、
半導体基板のスクライブレーンに囲まれた複数の領域
と、複数の領域のうちの一の領域に形成された単一の検
査回路と、複数の領域のうちの一の領域以外の複数の領
域に各々形成され単一の検査回路によって検査される複
数の半導体回路と、単一の検査回路および複数の半導体
回路間に接続された検査信号配線とを備えている。
【0009】請求項1記載の発明によれば、単一の検査
回路が検査信号配線で複数の半導体回路と接続されてい
るため、半導体回路を検査する単一の検査回路を複数の
半導体回路で共有することができる。したがって、1枚
の半導体基板において実装には不要な検査回路の面積を
縮減すること、すなわち半導体基板1枚あたりの検査回
路の数を減らすことができ、その結果、1枚の半導体基
板から採れる半導体回路の数を増やすことができ、LS
Iの低コスト化を実現することができる。
回路が検査信号配線で複数の半導体回路と接続されてい
るため、半導体回路を検査する単一の検査回路を複数の
半導体回路で共有することができる。したがって、1枚
の半導体基板において実装には不要な検査回路の面積を
縮減すること、すなわち半導体基板1枚あたりの検査回
路の数を減らすことができ、その結果、1枚の半導体基
板から採れる半導体回路の数を増やすことができ、LS
Iの低コスト化を実現することができる。
【0010】請求項2記載の半導体集積回路は、請求項
1記載の半導体集積回路において、検査回路は、選択信
号に応じて複数の半導体回路のうちの各々を検査対象と
して選択する選択回路と、選択信号を選択回路に入力す
る選択信号入力端子とを設けたことを特徴とする。
1記載の半導体集積回路において、検査回路は、選択信
号に応じて複数の半導体回路のうちの各々を検査対象と
して選択する選択回路と、選択信号を選択回路に入力す
る選択信号入力端子とを設けたことを特徴とする。
【0011】請求項2記載の発明によれば、検査回路が
選択信号に応じて複数の半導体回路のうちの各々を検査
対象として選択する選択回路を備え、また選択信号を選
択回路に入力する選択信号入力端子を設けているため、
半導体ウェハ状態検査時に複数の半導体回路から検査対
象とする一の半導体回路を逐一選択することができる。
その結果、請求項1記載の発明と同様の効果を発揮す
る。
選択信号に応じて複数の半導体回路のうちの各々を検査
対象として選択する選択回路を備え、また選択信号を選
択回路に入力する選択信号入力端子を設けているため、
半導体ウェハ状態検査時に複数の半導体回路から検査対
象とする一の半導体回路を逐一選択することができる。
その結果、請求項1記載の発明と同様の効果を発揮す
る。
【0012】請求項3記載の半導体集積回路は、請求項
1または2記載の半導体集積回路において、検査信号配
線はスクライブレーン上に設けられていることを特徴と
する。
1または2記載の半導体集積回路において、検査信号配
線はスクライブレーン上に設けられていることを特徴と
する。
【0013】請求項3記載の発明によれば、請求項1ま
たは2記載の発明と同様の効果を発揮するほか、検査信
号配線がスクライブレーン上に設けられていることによ
って、検査回路もしくは半導体回路上に検査信号配線を
設ける必要がなくなり、回路寸法を縮小することがで
き、その結果、1枚の半導体基板から採れる回路数を増
加させることができる。そのうえ、検査信号配線がスク
ライブレーン上に設けられていることによって、半導体
基板上の任意の位置に検査回路を配置することができ、
その結果、さらに複数の領域に形成された半導体回路で
単一の検査回路を共有することが可能となるため、半導
体基板上の検査回路の数をさらに縮減することができ
る。すなわち、その分だけ1つの半導体基板から採れる
半導体回路の数をさらに増加させることができる。した
がって、LSIのさらなる低コスト化を実現することが
できる。
たは2記載の発明と同様の効果を発揮するほか、検査信
号配線がスクライブレーン上に設けられていることによ
って、検査回路もしくは半導体回路上に検査信号配線を
設ける必要がなくなり、回路寸法を縮小することがで
き、その結果、1枚の半導体基板から採れる回路数を増
加させることができる。そのうえ、検査信号配線がスク
ライブレーン上に設けられていることによって、半導体
基板上の任意の位置に検査回路を配置することができ、
その結果、さらに複数の領域に形成された半導体回路で
単一の検査回路を共有することが可能となるため、半導
体基板上の検査回路の数をさらに縮減することができ
る。すなわち、その分だけ1つの半導体基板から採れる
半導体回路の数をさらに増加させることができる。した
がって、LSIのさらなる低コスト化を実現することが
できる。
【0014】請求項4記載の半導体装置の製造方法は、
半導体基板のスクライブレーンに囲まれた複数の領域に
半導体回路を形成する工程と、半導体回路が形成される
領域以外の領域に複数の半導体回路のうち一群の半導体
回路の検査を単一で行う検査回路を形成する工程と、検
査回路を用いて一群の半導体回路を検査することにより
半導体基板全体の半導体回路を検査する工程と、検査終
了後にスクライブレーン上を切断することにより回路毎
に分断する工程と、分断された半導体回路のみを半導体
装置に実装する工程とを含んでいる。
半導体基板のスクライブレーンに囲まれた複数の領域に
半導体回路を形成する工程と、半導体回路が形成される
領域以外の領域に複数の半導体回路のうち一群の半導体
回路の検査を単一で行う検査回路を形成する工程と、検
査回路を用いて一群の半導体回路を検査することにより
半導体基板全体の半導体回路を検査する工程と、検査終
了後にスクライブレーン上を切断することにより回路毎
に分断する工程と、分断された半導体回路のみを半導体
装置に実装する工程とを含んでいる。
【0015】請求項4記載の発明によれば、単一の検査
回路を用いて一群の半導体回路を検査するため、一群の
半導体回路で単一の検査回路を共有することができる。
したがって、半導体基板上の検査回路の面積を縮減し、
すなわち半導体基板1枚あたりの検査回路の数を縮減す
ることができ、その分、半導体基板上の半導体回路の数
を増加させることができるため、一枚の半導体基板から
採れる半導体回路の数が増加し、したがって、一枚の半
導体基板をもとに製造することのできる半導体装置の製
造個数を増加させることができる。その結果、LSIの
低コスト化を実現することができる。
回路を用いて一群の半導体回路を検査するため、一群の
半導体回路で単一の検査回路を共有することができる。
したがって、半導体基板上の検査回路の面積を縮減し、
すなわち半導体基板1枚あたりの検査回路の数を縮減す
ることができ、その分、半導体基板上の半導体回路の数
を増加させることができるため、一枚の半導体基板から
採れる半導体回路の数が増加し、したがって、一枚の半
導体基板をもとに製造することのできる半導体装置の製
造個数を増加させることができる。その結果、LSIの
低コスト化を実現することができる。
【0016】
【発明の実施の形態】(第1の実施の形態)以下、本発
明の第1の実施の形態における半導体集積回路および半
導体装置の製造方法について、図1,2,3を参照しな
がら説明する。
明の第1の実施の形態における半導体集積回路および半
導体装置の製造方法について、図1,2,3を参照しな
がら説明する。
【0017】図1は半導体集積回路を複数配置した半導
体ウェハ(半導体基板)の概略構成図である。図2は図
1に示した半導体集積回路の概略構成図であり、図3は
図2で示した実装チップ領域のパッケージ実装時のパッ
ケージ(半導体装置)断面の概略構成図である。
体ウェハ(半導体基板)の概略構成図である。図2は図
1に示した半導体集積回路の概略構成図であり、図3は
図2で示した実装チップ領域のパッケージ実装時のパッ
ケージ(半導体装置)断面の概略構成図である。
【0018】図1において101は半導体基板である半
導体ウェハ、102は半導体ウェハ101上に複数配置
された実装チップ領域、103は実装チップ領域102
に配置されたコア回路(図2)を検査する検査回路領
域、104は2個の実装チップ領域102と1個の検査
回路領域103から構成された半導体集積回路である。
半導体ウェハ101には、半導体集積回路104が1以
上形成されている。
導体ウェハ、102は半導体ウェハ101上に複数配置
された実装チップ領域、103は実装チップ領域102
に配置されたコア回路(図2)を検査する検査回路領
域、104は2個の実装チップ領域102と1個の検査
回路領域103から構成された半導体集積回路である。
半導体ウェハ101には、半導体集積回路104が1以
上形成されている。
【0019】図2において201,202は半導体ウェ
ハ101(図1)上に配置され半導体装置であるパッケ
ージに実装される複数の実装チップ領域、203,20
4はそれら実装チップ領域201,202上に配置され
た半導体回路であるコア回路、205は半導体ウェハ1
01(図1)上に配置されたスクライブレーン、206
は実装チップ領域201,202に対してスクライブレ
ーン205を挟んで配置されコア回路203,204を
検査する検査回路領域、207は検査回路領域206内
に配置されテスタ(図示せず)からの検査信号を入力す
るための検査信号入力端子、208はテスタ(図示せ
ず)からチップ領域選択信号を入力するためのチップ領
域選択信号入力端子、209,210はテスタ(図示せ
ず)から入力したチップ領域選択信号により2つの実装
チップ領域201,202から1つの実装チップ領域を
選択するチップ領域選択回路、211は一方がコア回路
203,204に接続されており他方がチップ領域選択
回路209,210に接続されたヒューズである。
ハ101(図1)上に配置され半導体装置であるパッケ
ージに実装される複数の実装チップ領域、203,20
4はそれら実装チップ領域201,202上に配置され
た半導体回路であるコア回路、205は半導体ウェハ1
01(図1)上に配置されたスクライブレーン、206
は実装チップ領域201,202に対してスクライブレ
ーン205を挟んで配置されコア回路203,204を
検査する検査回路領域、207は検査回路領域206内
に配置されテスタ(図示せず)からの検査信号を入力す
るための検査信号入力端子、208はテスタ(図示せ
ず)からチップ領域選択信号を入力するためのチップ領
域選択信号入力端子、209,210はテスタ(図示せ
ず)から入力したチップ領域選択信号により2つの実装
チップ領域201,202から1つの実装チップ領域を
選択するチップ領域選択回路、211は一方がコア回路
203,204に接続されており他方がチップ領域選択
回路209,210に接続されたヒューズである。
【0020】図3において301は半導体装置であるパ
ッケージ、302は実装するチップ領域であり図2にお
ける実装チップ領域201,202と同じもの、303
はボンディングパッド、304はボンディングワイヤ、
305はリードフレームである。
ッケージ、302は実装するチップ領域であり図2にお
ける実装チップ領域201,202と同じもの、303
はボンディングパッド、304はボンディングワイヤ、
305はリードフレームである。
【0021】以上のように構成された本発明の第1の実
施の形態における半導体集積回路の検査方法およびパッ
ケージ実装までの過程を、以下に説明する。
施の形態における半導体集積回路の検査方法およびパッ
ケージ実装までの過程を、以下に説明する。
【0022】まず、図1に示す半導体ウェハ101上の
半導体集積回路104において、2つの実装チップ領域
102から検査対象とする実装チップ領域102を1つ
選択する。そして、テスタ(図示せず)からHighレ
ベルのチップ領域選択信号を図2に示す検査回路領域2
06(103)内に配置されたチップ選択信号入力端子
208に入力すると、チップ領域選択回路210により
検査対象として実装チップ領域202内のコア回路20
4が選択される。
半導体集積回路104において、2つの実装チップ領域
102から検査対象とする実装チップ領域102を1つ
選択する。そして、テスタ(図示せず)からHighレ
ベルのチップ領域選択信号を図2に示す検査回路領域2
06(103)内に配置されたチップ選択信号入力端子
208に入力すると、チップ領域選択回路210により
検査対象として実装チップ領域202内のコア回路20
4が選択される。
【0023】次に、テスタ(図示せず)から検査信号入
力端子207に検査信号を入力し、コア回路204の半
導体ウェハ状態検査を行う。
力端子207に検査信号を入力し、コア回路204の半
導体ウェハ状態検査を行う。
【0024】同様にして、テスタ(図示せず)からLo
wレベルのチップ領域選択信号を検査回路領域206内
に配置されたチップ領域選択信号入力端子208に入力
すると、チップ領域選択回路209により検査対象とし
て実装チップ領域201内のコア回路203が選択さ
れ、テスタ(図示せず)から検査信号入力端子207に
検査信号を入力することにより、コア回路203の半導
体ウェハ状態検査を行う。
wレベルのチップ領域選択信号を検査回路領域206内
に配置されたチップ領域選択信号入力端子208に入力
すると、チップ領域選択回路209により検査対象とし
て実装チップ領域201内のコア回路203が選択さ
れ、テスタ(図示せず)から検査信号入力端子207に
検査信号を入力することにより、コア回路203の半導
体ウェハ状態検査を行う。
【0025】半導体ウェハ状態検査終了後、レーザカッ
タ(図示せず)などでヒューズ211を切断し、スクラ
イブレーン205をカッタ(図示せず)で切断し、実装
チップ領域201,202と検査回路領域206とを分
離する。
タ(図示せず)などでヒューズ211を切断し、スクラ
イブレーン205をカッタ(図示せず)で切断し、実装
チップ領域201,202と検査回路領域206とを分
離する。
【0026】その後実装チップ領域201,202のみ
を、図3に示す実装チップ領域302のようにパッケー
ジ301の内部に実装する。
を、図3に示す実装チップ領域302のようにパッケー
ジ301の内部に実装する。
【0027】以上のように、第1の実施の形態によれ
ば、ウェハ状態検査回路領域206内に、それぞれ検査
信号入力端子207およびチップ領域選択信号入力端子
208およびチップ領域選択回路209,210を配置
し、チップ領域選択信号をチップ領域選択信号入力端子
に入力することにより検査対象とするコア回路203ま
たはコア回路204を選択したうえで半導体ウェハ状態
検査を実施することによって、1つの検査回路領域20
6を2つの実装チップ領域201,202で共有するこ
とができ、半導体ウェハ101(図1)上において検査
回路領域206の面積を大幅に削減することができ、す
なわち1枚の半導体ウェハ101あたりの検査回路領域
206の数を大幅に減らすことが可能となる。これによ
り、1枚の半導体ウェハ101(図1)から採れる実装
チップ領域102の数を増加させることができる。
ば、ウェハ状態検査回路領域206内に、それぞれ検査
信号入力端子207およびチップ領域選択信号入力端子
208およびチップ領域選択回路209,210を配置
し、チップ領域選択信号をチップ領域選択信号入力端子
に入力することにより検査対象とするコア回路203ま
たはコア回路204を選択したうえで半導体ウェハ状態
検査を実施することによって、1つの検査回路領域20
6を2つの実装チップ領域201,202で共有するこ
とができ、半導体ウェハ101(図1)上において検査
回路領域206の面積を大幅に削減することができ、す
なわち1枚の半導体ウェハ101あたりの検査回路領域
206の数を大幅に減らすことが可能となる。これによ
り、1枚の半導体ウェハ101(図1)から採れる実装
チップ領域102の数を増加させることができる。
【0028】したがって、一枚の半導体ウェハ101
(図1)をもとに製造することのできるパッケージの個
数をも増加させることができる。
(図1)をもとに製造することのできるパッケージの個
数をも増加させることができる。
【0029】(第2の実施の形態)図4は第2の実施の
形態における複数の半導体集積回路が配置された半導体
ウェハ(半導体基板)の概略構成図、図5は図4に示し
た半導体集積回路の概略構成図であり,図3は図5で示
した実装チップ領域をパッケージ(半導体装置)に実装
した時のパッケージ断面の構成概略図である。
形態における複数の半導体集積回路が配置された半導体
ウェハ(半導体基板)の概略構成図、図5は図4に示し
た半導体集積回路の概略構成図であり,図3は図5で示
した実装チップ領域をパッケージ(半導体装置)に実装
した時のパッケージ断面の構成概略図である。
【0030】図4において401は半導体基板である半
導体ウェハ、402は半導体ウェハ上に複数配置されパ
ッケージに実装するチップ領域を示す実装チップ領域、
403は実装チップ領域402に配置されたコア回路
(図5)を検査する検査回路領域、404は3個の実装
チップ領域402と1個の検査回路領域403から構成
される半導体集積回路である。半導体ウェハ401には
半導体集積回路404が1以上形成されている。
導体ウェハ、402は半導体ウェハ上に複数配置されパ
ッケージに実装するチップ領域を示す実装チップ領域、
403は実装チップ領域402に配置されたコア回路
(図5)を検査する検査回路領域、404は3個の実装
チップ領域402と1個の検査回路領域403から構成
される半導体集積回路である。半導体ウェハ401には
半導体集積回路404が1以上形成されている。
【0031】図5において501,502,503は半
導体ウェハ401(図4)上に配置された実装チップ領
域、504,505,506はそれら実装チップ領域5
01,502,503上に配置された半導体回路である
コア回路、516は半導体ウェハ401(図4)上に配
置されたスクライブレーン、508は実装チップ領域5
01,502,503に対してスクライブレーン516
を挟んで配置された検査回路領域、509は検査回路領
域508内に配置されテスタからの検査信号を入力する
ための検査信号入力端子、510,511はテスタから
チップ領域選択信号を入力するためのチップ領域選択信
号入力端子、512,513,514はテスタから入力
したチップ領域選択信号により3つの実装チップ領域5
01,502,503から1つの実装チップ領域を選択
するチップ領域選択回路、515はスクライブレーン5
16上に配置された検査信号配線、507は一方がコア
回路501,502,503に接続されておりスクライ
ブレーン516上の検査信号配線515を通じて他方を
チップ領域選択回路512,513,514に接続され
たヒューズである。
導体ウェハ401(図4)上に配置された実装チップ領
域、504,505,506はそれら実装チップ領域5
01,502,503上に配置された半導体回路である
コア回路、516は半導体ウェハ401(図4)上に配
置されたスクライブレーン、508は実装チップ領域5
01,502,503に対してスクライブレーン516
を挟んで配置された検査回路領域、509は検査回路領
域508内に配置されテスタからの検査信号を入力する
ための検査信号入力端子、510,511はテスタから
チップ領域選択信号を入力するためのチップ領域選択信
号入力端子、512,513,514はテスタから入力
したチップ領域選択信号により3つの実装チップ領域5
01,502,503から1つの実装チップ領域を選択
するチップ領域選択回路、515はスクライブレーン5
16上に配置された検査信号配線、507は一方がコア
回路501,502,503に接続されておりスクライ
ブレーン516上の検査信号配線515を通じて他方を
チップ領域選択回路512,513,514に接続され
たヒューズである。
【0032】図3において301は半導体装置であるパ
ッケージ、302は実装するチップ領域であり図5にお
ける実装チップ領域501,502,503と同じチッ
プ領域、303はボンディングパッド、304はボンデ
ィングワイヤ、305はリードフレームである。
ッケージ、302は実装するチップ領域であり図5にお
ける実装チップ領域501,502,503と同じチッ
プ領域、303はボンディングパッド、304はボンデ
ィングワイヤ、305はリードフレームである。
【0033】以上のように構成された本発明の第2の実
施の形態における半導体集積回路の検査方法およびパッ
ケージ実装までの過程を以下に説明する。
施の形態における半導体集積回路の検査方法およびパッ
ケージ実装までの過程を以下に説明する。
【0034】まず、図4に示す半導体ウェハ401上の
半導体集積回路404において、テスタ(図示せず)か
らHighレベルのチップ領域選択信号を図5に示す検
査回路領域508(403)内に配置したチップ選択信
号入力端子510に入力すると、チップ領域選択回路5
12により検査対象として実装チップ領域501内のコ
ア回路504が選択される。
半導体集積回路404において、テスタ(図示せず)か
らHighレベルのチップ領域選択信号を図5に示す検
査回路領域508(403)内に配置したチップ選択信
号入力端子510に入力すると、チップ領域選択回路5
12により検査対象として実装チップ領域501内のコ
ア回路504が選択される。
【0035】次に、テスタ(図示せず)から検査信号入
力端子509に検査信号を入力し、コア回路504の半
導体ウェハ状態検査を行う。
力端子509に検査信号を入力し、コア回路504の半
導体ウェハ状態検査を行う。
【0036】同様にして、テスタ(図示せず)からLo
wレベルのチップ領域選択信号を検査回路領域508内
に配置したチップ領域選択信号入力端子510に入力す
ると、チップ領域選択回路513により検査対象として
実装チップ領域502内のコア回路505が選択され、
テスタ(図示せず)から検査信号入力端子509に検査
信号を入力することにより、コア回路505の半導体ウ
ェハ状態検査を行う。同様に、テスタからHighレベ
ルのチップ領域選択信号を検査回路領域508内に配置
したチップ領域選択信号入力端子511に入力すると、
チップ領域選択回路514により検査対象として実装チ
ップ領域503内のコア回路506が選択され、テスタ
から検査信号入力端子509に検査信号を入力すること
により、コア回路506の半導体ウェハ状態検査を行
う。半導体ウェハ状態検査終了後、レーザカッタ(図示
せず)などでヒューズ507を切断し、スクライブレー
ン516をカッタ(図示せず)で切断し、実装チップ領
域501,502,503と検査回路領域508を分離
する。その後実装チップ領域501または502または
503のみを、前述した第1の実施の形態と同様に図3
のパッケージ断面図に示すパッケージ301の内部に実
装する。
wレベルのチップ領域選択信号を検査回路領域508内
に配置したチップ領域選択信号入力端子510に入力す
ると、チップ領域選択回路513により検査対象として
実装チップ領域502内のコア回路505が選択され、
テスタ(図示せず)から検査信号入力端子509に検査
信号を入力することにより、コア回路505の半導体ウ
ェハ状態検査を行う。同様に、テスタからHighレベ
ルのチップ領域選択信号を検査回路領域508内に配置
したチップ領域選択信号入力端子511に入力すると、
チップ領域選択回路514により検査対象として実装チ
ップ領域503内のコア回路506が選択され、テスタ
から検査信号入力端子509に検査信号を入力すること
により、コア回路506の半導体ウェハ状態検査を行
う。半導体ウェハ状態検査終了後、レーザカッタ(図示
せず)などでヒューズ507を切断し、スクライブレー
ン516をカッタ(図示せず)で切断し、実装チップ領
域501,502,503と検査回路領域508を分離
する。その後実装チップ領域501または502または
503のみを、前述した第1の実施の形態と同様に図3
のパッケージ断面図に示すパッケージ301の内部に実
装する。
【0037】以上のように、第2の実施の形態によれ
ば、ウェハ状態検査回路領域508内に検査信号入力端
子509、チップ領域選択信号入力端子510,511
とチップ領域選択回路512,513,514を設ける
ことにより、チップ領域選択信号を入力して検査対象と
するコア回路504,505,506を選択したうえで
半導体ウェハ状態検査を実施することのできる機能をウ
ェハ状態検査回路領域508に与えることによって、1
つの検査回路領域508を3つの実装チップ領域50
1,502,503で共有することができる。すなわち
一つの半導体集積回路404に配置するべき検査回路領
域403を1つにできる。その結果、半導体ウェハ40
1において検査回路領域403(508)の占める面積
を大幅に削減し、すなわち1枚の半導体ウェハ401あ
たりの検査回路領域403(508)の数を大幅に減ら
すことが可能となる。これにより、半導体ウェハ1枚あ
たりの実装チップ採れ数を増加させることができる。
ば、ウェハ状態検査回路領域508内に検査信号入力端
子509、チップ領域選択信号入力端子510,511
とチップ領域選択回路512,513,514を設ける
ことにより、チップ領域選択信号を入力して検査対象と
するコア回路504,505,506を選択したうえで
半導体ウェハ状態検査を実施することのできる機能をウ
ェハ状態検査回路領域508に与えることによって、1
つの検査回路領域508を3つの実装チップ領域50
1,502,503で共有することができる。すなわち
一つの半導体集積回路404に配置するべき検査回路領
域403を1つにできる。その結果、半導体ウェハ40
1において検査回路領域403(508)の占める面積
を大幅に削減し、すなわち1枚の半導体ウェハ401あ
たりの検査回路領域403(508)の数を大幅に減ら
すことが可能となる。これにより、半導体ウェハ1枚あ
たりの実装チップ採れ数を増加させることができる。
【0038】またスクライブレーン516上に検査回路
領域508と実装チップ領域501,502,503と
を接続する検査信号配線515を配置することにより、
検査回路領域508もしくは実装チップ領域501,5
02,503上に検査信号配線515を配置する必要が
なくなって回路寸法を縮小することができるので、1枚
の半導体ウェハ401に形成することのできる回路数を
増加させることができる。
領域508と実装チップ領域501,502,503と
を接続する検査信号配線515を配置することにより、
検査回路領域508もしくは実装チップ領域501,5
02,503上に検査信号配線515を配置する必要が
なくなって回路寸法を縮小することができるので、1枚
の半導体ウェハ401に形成することのできる回路数を
増加させることができる。
【0039】そのうえ、スクライブレーン516上に検
査回路領域508と実装チップ領域501,502,5
03とを接続する検査信号配線515を配置することに
より、離れた位置に配置された多くの実装チップ領域を
1つの検査回路領域で検査することができる。したがっ
て1枚の半導体ウェハ401上の検査回路領域403
(508)が占める面積をさらに削減することができ、
その分だけ1枚の半導体ウェハ401から採れる実装チ
ップ領域の数をさらに増加させることができる。
査回路領域508と実装チップ領域501,502,5
03とを接続する検査信号配線515を配置することに
より、離れた位置に配置された多くの実装チップ領域を
1つの検査回路領域で検査することができる。したがっ
て1枚の半導体ウェハ401上の検査回路領域403
(508)が占める面積をさらに削減することができ、
その分だけ1枚の半導体ウェハ401から採れる実装チ
ップ領域の数をさらに増加させることができる。
【0040】したがって、一枚の半導体ウェハ401を
もとに製造することのできるパッケージの個数をも増加
させることができる。
もとに製造することのできるパッケージの個数をも増加
させることができる。
【0041】なお、本実施の形態において検査回路領域
508は半導体集積回路404の図面右上に配置してい
たが、この位置に限定されず、本実施の形態における実
装チップ領域501,502,503のいずれかの位置
でも良い。
508は半導体集積回路404の図面右上に配置してい
たが、この位置に限定されず、本実施の形態における実
装チップ領域501,502,503のいずれかの位置
でも良い。
【0042】また、本実施の形態では、1つの検査回路
領域に対して実装チップ領域は3つであったが、4以上
であっても同様に実施することができる。すなわち、本
実施の形態では、検査回路領域508と実装チップ領域
501,502,503とが隣接する構成を採っていた
が、スクライブレーン516上に検査信号配線515を
設けているため、検査可能な実装チップ領域は隣接して
いるものに限定されず、検査回路領域508は、検査回
路領域508と隣接していない、離れた実装チップ領域
を検査することもできる。したがって1つのウェハに対
して1つの検査回路領域とする構成も可能である。
領域に対して実装チップ領域は3つであったが、4以上
であっても同様に実施することができる。すなわち、本
実施の形態では、検査回路領域508と実装チップ領域
501,502,503とが隣接する構成を採っていた
が、スクライブレーン516上に検査信号配線515を
設けているため、検査可能な実装チップ領域は隣接して
いるものに限定されず、検査回路領域508は、検査回
路領域508と隣接していない、離れた実装チップ領域
を検査することもできる。したがって1つのウェハに対
して1つの検査回路領域とする構成も可能である。
【0043】
【発明の効果】本発明は、半導体基板のスクライブレー
ンに囲まれた複数の領域に形成された半導体回路に対し
て単一の検査回路が検査信号配線で接続され、この検査
回路が複数の半導体回路のうちの各々を検査対象として
選択する選択回路を備えており、この選択回路に選択信
号を入力する選択信号入力端子を備えているため、複数
の領域に形成された半導体回路に対して単一の検査回路
が逐一半導体ウェハ状態検査を行うことができる。すな
わち、複数の半導体回路で一の検査回路を共有すること
ができるので、半導体基板上の検査回路の占める面積を
縮減し、すなわち半導体基板上に配置すべき検査回路の
数を減らすことができ、その結果、半導体基板1枚あた
りの半導体回路採れ数を増加させることができる。
ンに囲まれた複数の領域に形成された半導体回路に対し
て単一の検査回路が検査信号配線で接続され、この検査
回路が複数の半導体回路のうちの各々を検査対象として
選択する選択回路を備えており、この選択回路に選択信
号を入力する選択信号入力端子を備えているため、複数
の領域に形成された半導体回路に対して単一の検査回路
が逐一半導体ウェハ状態検査を行うことができる。すな
わち、複数の半導体回路で一の検査回路を共有すること
ができるので、半導体基板上の検査回路の占める面積を
縮減し、すなわち半導体基板上に配置すべき検査回路の
数を減らすことができ、その結果、半導体基板1枚あた
りの半導体回路採れ数を増加させることができる。
【0044】また検査信号配線をスクライブレーン上に
配置することにより、回路上に検査信号配線を設ける必
要がなくなって、回路寸法を縮小することができ、1枚
の半導体基板上に形成することのできる回路数を増加さ
せることができる。したがって、1枚の半導体基板から
採れる回路数を増加させることができる。そのうえ、よ
り多くの半導体回路で単一の検査回路を共有することを
実現できる。すなわち、半導体基板上に配置すべき検査
回路の数をさらに縮減することができるから半導体基板
1枚あたりの半導体回路採れ数をさらに増加させること
ができる。
配置することにより、回路上に検査信号配線を設ける必
要がなくなって、回路寸法を縮小することができ、1枚
の半導体基板上に形成することのできる回路数を増加さ
せることができる。したがって、1枚の半導体基板から
採れる回路数を増加させることができる。そのうえ、よ
り多くの半導体回路で単一の検査回路を共有することを
実現できる。すなわち、半導体基板上に配置すべき検査
回路の数をさらに縮減することができるから半導体基板
1枚あたりの半導体回路採れ数をさらに増加させること
ができる。
【0045】したがって、一枚の半導体基板をもとに製
造することのできる半導体装置の個数をも増加させるこ
とができる。
造することのできる半導体装置の個数をも増加させるこ
とができる。
【0046】本発明は、これらによってLSI全体のコ
ストを低減することができる、優れた半導体集積回路お
よび半導体装置の製造方法を実現するものである。
ストを低減することができる、優れた半導体集積回路お
よび半導体装置の製造方法を実現するものである。
【図1】本発明の第1の実施の形態における半導体ウェ
ハの概略構成図。
ハの概略構成図。
【図2】本発明の第1の実施の形態における半導体集積
回路の概略構成図。
回路の概略構成図。
【図3】本発明の第1の実施の形態および第2の実施の
形態におけるパッケージの断面構成図。
形態におけるパッケージの断面構成図。
【図4】本発明の第2の実施の形態における半導体ウェ
ハの概略構成図。
ハの概略構成図。
【図5】本発明の第2の実施の形態における半導体集積
回路の概略構成図。
回路の概略構成図。
【図6】従来の半導体集積回路の概略構成図。
101 半導体ウェハ
102 実装チップ領域
103 検査回路領域
104半導体集積回路
201 実装チップ領域
202 実装チップ領域
203 コア回路
204 コア回路
205 スクライブレーン
206 検査回路領域
207 検査信号入力端子
208 チップ領域選択信号入力端子
209 チップ領域選択回路
210 チップ領域選択回路
211 ヒューズ
301 パッケージ
302 実装チップ領域
303 ボンディングパッド
304 ボンディングワイヤ
305 リードフレーム
401 半導体ウェハ
402 実装チップ領域
403 検査回路領域
404 半導体集積回路
501 実装チップ領域
502 実装チップ領域
503 実装チップ領域
504 コア回路
505 コア回路
506 コア回路
507 ヒューズ
508 検査回路領域
509 検査信号入力端子
510 チップ領域選択信号入力端子
511 チップ領域選択信号入力端子
512 チップ領域選択回路
513 チップ領域選択回路
514 チップ領域選択回路
515 検査信号配線
516 スクライブレーン
601 実装チップ領域
602 コア回路
603 検査信号入力端子
604 検査回路領域
605 スクライブレーン
606 ヒューズ
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 鈴木 利一
大阪府門真市大字門真1006番地 松下電器
産業株式会社内
Fターム(参考) 2G132 AA01 AB00 AK11 AL25
4M106 AA01 AA02 AC04 AC05 AC13
AD02 AD13
5F038 BE03 CA05 CA13 DT04 DT05
DT15 EZ20
Claims (4)
- 【請求項1】 半導体基板と、前記半導体基板のスクラ
イブレーンに囲まれた複数の領域と、前記複数の領域の
うちの一の領域に形成された単一の検査回路と、前記複
数の領域のうちの前記一の領域以外の複数の領域に各々
形成され前記単一の検査回路によって検査される複数の
半導体回路と、前記単一の検査回路および前記複数の半
導体回路間に接続された検査信号配線とを備えた半導体
集積回路。 - 【請求項2】 検査回路は、選択信号に応じて複数の半
導体回路のうちの各々を検査対象として選択する選択回
路と、前記選択信号を前記選択回路に入力する選択信号
入力端子とを設けたことを特徴とする請求項1記載の半
導体集積回路。 - 【請求項3】 検査信号配線は、スクライブレーン上に
設けられていることを特徴とする請求項1または2記載
の半導体集積回路。 - 【請求項4】 半導体基板のスクライブレーンに囲まれ
た複数の領域に半導体回路を形成する工程と、前記半導
体回路が形成される領域以外の領域に前記複数の半導体
回路のうち一群の半導体回路の検査を単一で行う検査回
路を形成する工程と、前記検査回路を用いて前記一群の
半導体回路を検査することにより前記半導体基板全体の
前記半導体回路を検査する工程と、前記検査終了後に前
記スクライブレーン上を切断することにより回路毎に分
断する工程と、前記分断された半導体回路のみを半導体
装置に実装する工程とを含む半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001320140A JP2003124276A (ja) | 2001-10-18 | 2001-10-18 | 半導体集積回路および半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001320140A JP2003124276A (ja) | 2001-10-18 | 2001-10-18 | 半導体集積回路および半導体装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2003124276A true JP2003124276A (ja) | 2003-04-25 |
Family
ID=19137577
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2001320140A Pending JP2003124276A (ja) | 2001-10-18 | 2001-10-18 | 半導体集積回路および半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2003124276A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007279655A (ja) * | 2006-04-07 | 2007-10-25 | Samsung Sdi Co Ltd | 有機電界発光表示装置及びその検査方法 |
JP2010181895A (ja) * | 2006-08-23 | 2010-08-19 | Samsung Mobile Display Co Ltd | 有機電界発光表示装置及びそのマザー基板 |
-
2001
- 2001-10-18 JP JP2001320140A patent/JP2003124276A/ja active Pending
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007279655A (ja) * | 2006-04-07 | 2007-10-25 | Samsung Sdi Co Ltd | 有機電界発光表示装置及びその検査方法 |
JP4537356B2 (ja) * | 2006-04-07 | 2010-09-01 | 三星モバイルディスプレイ株式會社 | 有機電界発光表示装置及びその検査方法 |
US8018402B2 (en) | 2006-04-07 | 2011-09-13 | Samsung Mobile Display Co., Ltd. | Organic light emitting display device and testing method thereof |
JP2010181895A (ja) * | 2006-08-23 | 2010-08-19 | Samsung Mobile Display Co Ltd | 有機電界発光表示装置及びそのマザー基板 |
US8217676B2 (en) | 2006-08-23 | 2012-07-10 | Samsung Mobile Display Co., Ltd. | Organic light emitting display device and mother substrate of the same |
US9214109B2 (en) | 2006-08-23 | 2015-12-15 | Samsung Display Co., Ltd. | Mother substrate of organic light emitting display device |
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Date | Code | Title | Description |
---|---|---|---|
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|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050607 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20051011 |