JPS6235273A - 出力バツフア試験方式 - Google Patents
出力バツフア試験方式Info
- Publication number
- JPS6235273A JPS6235273A JP60174769A JP17476985A JPS6235273A JP S6235273 A JPS6235273 A JP S6235273A JP 60174769 A JP60174769 A JP 60174769A JP 17476985 A JP17476985 A JP 17476985A JP S6235273 A JPS6235273 A JP S6235273A
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- Japan
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- output
- input
- circuit
- test
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- Pending
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- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
出力バッファを有する集積回路において、出力バッファ
の入力端子および制御端子の前段にそれぞれ３入力の選
択回路を設け、入力端子および制御端子に入力される信
号の論理値を任意に設定可能とすることにより、出力バ
ッファの試験を容易且つ短時間に実施可能とする。
の入力端子および制御端子の前段にそれぞれ３入力の選
択回路を設け、入力端子および制御端子に入力される信
号の論理値を任意に設定可能とすることにより、出力バ
ッファの試験を容易且つ短時間に実施可能とする。
本発明は出力バッファを具備する集積回路における出カ
バソファ試験方式の改良に関する。
バソファ試験方式の改良に関する。
第４図は本発明の対象となる集積回路の一例を示す図で
ある。
ある。
第４図において、内部回路１は、複数の入力端子２から
入力される二値信号パターンに基づき、複数の出力バッ
ファ３の入力端子４および制御端子５に伝達する信号Ｓ
１およびＳ２の論理値を設定する。
入力される二値信号パターンに基づき、複数の出力バッ
ファ３の入力端子４および制御端子５に伝達する信号Ｓ
１およびＳ２の論理値を設定する。
各出力バッファ３は、制御端子５に入力される信号ｓ２
が論理“１”の場合には、信号ｓ１と同じ論理値の信号
ｓ３を出力端子６から出力し、信号ｓ２が論理“０”の
場合には、出力バッファ３の出力インピーダンスは、入
力端子４に入力される信号ｓ１の論理値に関係無く高イ
ンピーダンスとなる。
が論理“１”の場合には、信号ｓ１と同じ論理値の信号
ｓ３を出力端子６から出力し、信号ｓ２が論理“０”の
場合には、出力バッファ３の出力インピーダンスは、入
力端子４に入力される信号ｓ１の論理値に関係無く高イ
ンピーダンスとなる。
この種の集積回路において、各出カバソファの試験が、
極力容易且つ迅速に実施可能となることが望まれる。
極力容易且つ迅速に実施可能となることが望まれる。
従来ある出カバソファ試験方式においては、集積回路の
各入力端子２に入力される二値信号パターン種々変化さ
せ、内部回路１から各出力バッファ３に伝達される信号
Ｓ１およびｓ２の論理値を変化させることにより、出カ
バソファ３の試験を行っていた。
各入力端子２に入力される二値信号パターン種々変化さ
せ、内部回路１から各出力バッファ３に伝達される信号
Ｓ１およびｓ２の論理値を変化させることにより、出カ
バソファ３の試験を行っていた。
以上の説明から明らかな如く、従来ある出カバソファ試
験方式においては、出カバソファの試験を行う為に、種
々の二値信号パターンを入力端子から入力する必要があ
り、試験方法も複雑となり、所要時間も増大する恐れが
あった。
験方式においては、出カバソファの試験を行う為に、種
々の二値信号パターンを入力端子から入力する必要があ
り、試験方法も複雑となり、所要時間も増大する恐れが
あった。
第１図は本発明の原理を示す図である。
第１図においては、出力バッファ３の入力端子および制
御端子の前段にそれぞれ３入力の選択回路１０．２０を
設け、各選択回路１０．２ｏの第１の入力端子にはそれ
ぞれ内部回路１からの信号３１、Ｓ２を入力し、第２お
よび第３の入力端子にはそれぞれ論理“０”信号および
論理“１”信号を入力し、各選択回路１０．２０を第２
および第３の入力端子の何れかを選択する如く設定する
ことにより、出力バッファ３の試験を行う。
御端子の前段にそれぞれ３入力の選択回路１０．２０を
設け、各選択回路１０．２ｏの第１の入力端子にはそれ
ぞれ内部回路１からの信号３１、Ｓ２を入力し、第２お
よび第３の入力端子にはそれぞれ論理“０”信号および
論理“１”信号を入力し、各選択回路１０．２０を第２
および第３の入力端子の何れかを選択する如く設定する
ことにより、出力バッファ３の試験を行う。
即ち本発明によれば、各選択回路の設定方法により、出
カバソファの入力端子および制御端子に任意の論理値の
信号を入力可能となる為、容易且つ迅速に出力バッファ
の試験が可能となる。
カバソファの入力端子および制御端子に任意の論理値の
信号を入力可能となる為、容易且つ迅速に出力バッファ
の試験が可能となる。
以下、本発明の一実施例を図面により説明する。
第２図は本発明の一実施例による出力バッファ試験方式
を示す図であり、第３図は第２図におけるトランスファ
ゲートを例示する図である。なお、全図を通じて同一符
号は同一対象物を示す。
を示す図であり、第３図は第２図におけるトランスファ
ゲートを例示する図である。なお、全図を通じて同一符
号は同一対象物を示す。
第２図においては、各選択回路１０および２０は、それ
ぞれ３個のトランスファゲート１１乃至１３、および２
１乃至２３から構成される。トランスファゲート１１お
よび２１には、それぞれ内部回路１から出力される信号
ｓｌおよびＳ２が入力され、トランスファゲート−１２
および２２には論理“Ｏ”信号が常時入力され、トラン
スファゲート１３および２３には論理“１”信号が常時
入力される。
ぞれ３個のトランスファゲート１１乃至１３、および２
１乃至２３から構成される。トランスファゲート１１お
よび２１には、それぞれ内部回路１から出力される信号
ｓｌおよびＳ２が入力され、トランスファゲート−１２
および２２には論理“Ｏ”信号が常時入力され、トラン
スファゲート１３および２３には論理“１”信号が常時
入力される。
各トランスファゲート１１乃至１３および２１乃至２３
は、第３図に示される如く２個のＭＯＳトランジスタお
よび２個のインバータから構成され、入力される制御信
号５ｉ（ｉはａ乃至ｄ）が論理“０”に設定された場合
には導通状態となり、制御信号ｓｉが論理“１′に設定
された場合には遮断状態となる。
は、第３図に示される如く２個のＭＯＳトランジスタお
よび２個のインバータから構成され、入力される制御信
号５ｉ（ｉはａ乃至ｄ）が論理“０”に設定された場合
には導通状態となり、制御信号ｓｉが論理“１′に設定
された場合には遮断状態となる。
一方試験端子３１および３２には、それぞれ二値の試験
信号ｓ４およびｓ５が入力される。
信号ｓ４およびｓ５が入力される。
試験端子３１および３２から入力される試験信号ｓ４お
よびｓ５が何れも論理“０゛の場合には、デコーダ３３
はトランスファゲート１１および２１に伝達する制御信
号ｓａを論理“１”に設定し、他のトランスファゲート
１２．１３．２２およびゲート３４を介してトランスフ
ァゲート２３に伝達する制御信号ｓｂ乃至ｓｄを論理“
０”に設定する。その結果トランスファゲート１１およ
び２１のみが導通状態となり、内部回路１から出力され
る信号ｓｌおよびＳ２が、トランスファゲート１１およ
び２１を経由して出カバソファ３の入力端子４および制
御端子５に伝達される。即ち集積回路が通常の動作状態
となる。
よびｓ５が何れも論理“０゛の場合には、デコーダ３３
はトランスファゲート１１および２１に伝達する制御信
号ｓａを論理“１”に設定し、他のトランスファゲート
１２．１３．２２およびゲート３４を介してトランスフ
ァゲート２３に伝達する制御信号ｓｂ乃至ｓｄを論理“
０”に設定する。その結果トランスファゲート１１およ
び２１のみが導通状態となり、内部回路１から出力され
る信号ｓｌおよびＳ２が、トランスファゲート１１およ
び２１を経由して出カバソファ３の入力端子４および制
御端子５に伝達される。即ち集積回路が通常の動作状態
となる。
次に試験端子３１から入力される試験信号Ｓ４が論理“
Ｏ”に設定され、試験端子３２から入力される試験信号
Ｓ５が論理“１”に設定された場合には、デコーダ３３
はトランスファゲート１２およびゲート３４を介してト
ランスファゲート２３に伝達される制御信号ｓｂを論理
“１”に設定し、他の制御信号ｓａ、ｓｃおよびｓｄを
論理“Ｏ”に設定する。その結果トランスファゲート１
２および２３のみが導通状態となり、出力バッファ３の
入力端子４にはトランスファゲート１２を経由して論理
“０“信号が入力され、出力バッファ３の制御端子５に
はトランスファゲート２３を経由して論理“１”信号が
入力され、出力端子６からは論理“０”の出力信号Ｓ３
が出力される。
Ｏ”に設定され、試験端子３２から入力される試験信号
Ｓ５が論理“１”に設定された場合には、デコーダ３３
はトランスファゲート１２およびゲート３４を介してト
ランスファゲート２３に伝達される制御信号ｓｂを論理
“１”に設定し、他の制御信号ｓａ、ｓｃおよびｓｄを
論理“Ｏ”に設定する。その結果トランスファゲート１
２および２３のみが導通状態となり、出力バッファ３の
入力端子４にはトランスファゲート１２を経由して論理
“０“信号が入力され、出力バッファ３の制御端子５に
はトランスファゲート２３を経由して論理“１”信号が
入力され、出力端子６からは論理“０”の出力信号Ｓ３
が出力される。
次に試験端子３１から入力される試験信号Ｓ４が論理“
１”に設定され、試験端子３２から入力される試験信号
Ｓ５が論理“０”に設定された場合には、デコーダ３３
はトランスファゲート１３およびゲート３４を介してト
ランスファゲート２３に伝達される制御信号ｓｃを論理
“１”に設定し、他の制御信号ｓａ、ｓｂおよびｓｄを
論理“０”に設定する。その結果トランスファゲート１
３および２３のみが導通状態となり、出カバソファ３０
入力端子４にはトランスファゲート１３を経由して論理
“ｌ”信号が入力され、出力バッファ３の制御端子５に
はトランスファゲート２３を経由して論理“１”信号が
入力され、出力端子６からは論理“ｌ”の出力信号Ｓ３
が出力される。
１”に設定され、試験端子３２から入力される試験信号
Ｓ５が論理“０”に設定された場合には、デコーダ３３
はトランスファゲート１３およびゲート３４を介してト
ランスファゲート２３に伝達される制御信号ｓｃを論理
“１”に設定し、他の制御信号ｓａ、ｓｂおよびｓｄを
論理“０”に設定する。その結果トランスファゲート１
３および２３のみが導通状態となり、出カバソファ３０
入力端子４にはトランスファゲート１３を経由して論理
“ｌ”信号が入力され、出力バッファ３の制御端子５に
はトランスファゲート２３を経由して論理“１”信号が
入力され、出力端子６からは論理“ｌ”の出力信号Ｓ３
が出力される。
更に試験端子３１および３２から入力される試験信号Ｓ
４およびＳ５が共に論理“１”に設定された場合には、
デコーダ３３はトランスファゲート２２に伝達される制
御信号ｓｄを論理“１”に設定し、他の制御信号ｓａ乃
至ｓｃを論理“０”に設定する。その結果トランスファ
ゲート２２のみが導通状態となり、出力バッファ３の制
御端子５にはトランスファゲート２２を経由して論理“
０゛信号が入力され、出力バッファ３の出力インピーダ
ンスは高インピーダンス状態となる。
４およびＳ５が共に論理“１”に設定された場合には、
デコーダ３３はトランスファゲート２２に伝達される制
御信号ｓｄを論理“１”に設定し、他の制御信号ｓａ乃
至ｓｃを論理“０”に設定する。その結果トランスファ
ゲート２２のみが導通状態となり、出力バッファ３の制
御端子５にはトランスファゲート２２を経由して論理“
０゛信号が入力され、出力バッファ３の出力インピーダ
ンスは高インピーダンス状態となる。
以上の説明から明らかな如く、本実施例によれば、試験
端子３１および３２から入力する試験信号ｓ４およびｓ
５の論理値を適宜設定することにより、出力バッファ３
の入力端子４および制御端子５に入力される信号の論理
値を任意に設定可能となり、出力バッファ３の試験か容
易且つ迅速に実施可能となる。
端子３１および３２から入力する試験信号ｓ４およびｓ
５の論理値を適宜設定することにより、出力バッファ３
の入力端子４および制御端子５に入力される信号の論理
値を任意に設定可能となり、出力バッファ３の試験か容
易且つ迅速に実施可能となる。
なお、第２図および第３図はあく迄本発明の一実施例に
過ぎず、例えば３入力の選択回路はトランスファゲート
により構成は図示されるものに限定されることは無く、
他に幾多の変形が考慮されるが、何れの場合にも本発明
の効果は変わらない。
過ぎず、例えば３入力の選択回路はトランスファゲート
により構成は図示されるものに限定されることは無く、
他に幾多の変形が考慮されるが、何れの場合にも本発明
の効果は変わらない。
以上、本発明によれば、集積回路に用いられる出カバソ
ファの試験が容易且つ迅速に実施可能となる。
ファの試験が容易且つ迅速に実施可能となる。
第１図は本発明の原理を示す図、第２図は本発明の一実
施例による出カバソファ試験方式を示す図、第３図は第
２図におけるトランスファゲートを例示する図、第４図
は本発明の対象となる集積回路の一例を示す図である。 図においｆ、１は内部回路、２は入力端子、３は出カバ
ソファ、４は出カバソファの入力端子、５は制御端子、
６は出力端子、１０および２０は選択回路、１１乃至１
３および２１乃至２３はトランスファゲート、３１およ
び３２は試験端子、３３はデコーダ、３４はゲート、ｓ
ｌ乃至Ｓ３は信号、Ｓ４およびＳ５は試験信号、ｓａ乃
至ｓｄおよびｓｉは制御信号、を示す。 木〆さ、ＥＩ月による出カバ′１ッファ言式°、馬健左
ヂ良第 １ｒｉ）
施例による出カバソファ試験方式を示す図、第３図は第
２図におけるトランスファゲートを例示する図、第４図
は本発明の対象となる集積回路の一例を示す図である。 図においｆ、１は内部回路、２は入力端子、３は出カバ
ソファ、４は出カバソファの入力端子、５は制御端子、
６は出力端子、１０および２０は選択回路、１１乃至１
３および２１乃至２３はトランスファゲート、３１およ
び３２は試験端子、３３はデコーダ、３４はゲート、ｓ
ｌ乃至Ｓ３は信号、Ｓ４およびＳ５は試験信号、ｓａ乃
至ｓｄおよびｓｉは制御信号、を示す。 木〆さ、ＥＩ月による出カバ′１ッファ言式°、馬健左
ヂ良第 １ｒｉ）
Claims (1)
- 【特許請求の範囲】 内部回路（１）の出力側に出力バッファ（３）を具備す
る集積回路において、 前記出力バッファ（３）の入力端子および制御端子の前
段にそれぞれ３入力の選択回路（１０、２０）を設け、 該各選択回路（１０、２０）の第１の入力端子にはそれ
ぞれ前記内部回路（１）からの信号（ｓ１、ｓ２）を入
力し、 該各選択回路（１０、２０）の第２および第３の入力端
子にはそれぞれ論理“０”信号および論理“１”信号を
入力し、前記各選択回路（１０、２０）を前記第２およ
び第３の入力端子の何れかを選択する如く設定すること
により、前記出力バッファ（３）の試験を行うことを特
徴とする出力バッファ試験方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60174769A JPS6235273A (ja) | 1985-08-08 | 1985-08-08 | 出力バツフア試験方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60174769A JPS6235273A (ja) | 1985-08-08 | 1985-08-08 | 出力バツフア試験方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6235273A true JPS6235273A (ja) | 1987-02-16 |
Family
ID=15984345
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60174769A Pending JPS6235273A (ja) | 1985-08-08 | 1985-08-08 | 出力バツフア試験方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6235273A (ja) |
-
1985
- 1985-08-08 JP JP60174769A patent/JPS6235273A/ja active Pending
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