JPS623518B2 - - Google Patents
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- JPS623518B2 JPS623518B2 JP5607783A JP5607783A JPS623518B2 JP S623518 B2 JPS623518 B2 JP S623518B2 JP 5607783 A JP5607783 A JP 5607783A JP 5607783 A JP5607783 A JP 5607783A JP S623518 B2 JPS623518 B2 JP S623518B2
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- 230000015654 memory Effects 0.000 claims description 27
- 238000007599 discharging Methods 0.000 claims description 7
- 239000004065 semiconductor Substances 0.000 claims description 5
- 238000001514 detection method Methods 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 4
- 238000007796 conventional method Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000005669 field effect Effects 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
- G11C7/065—Differential amplifiers of latching type
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- Read Only Memory (AREA)
- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体メモリ、特にROM（リードオ
ンリメモリ）のメモリデータ検出部の改良に関す
る。
ンリメモリ）のメモリデータ検出部の改良に関す
る。
一般に差動形センスアンプは、その動作が安定
でしかも極めて微小な電位差を検出できることか
ら半導体メモリによく用いられる。この場合、読
み書き可能なRAM（ランダムアクセスメモリ）
等では、メモリデータとして互いに逆レベルの１
対のデータが出力されるため、この１対のデータ
を差動形センスアンプの１対の入力端に導くよう
にしているが、ROMでは“１”もしくは“０”
のいずれか一方のデータしか出力しないので、
ROMの差動形センスアンプとしてはメモリセル
と同等のトランジスタを用いて比較電位を用意し
ておいて列線電位（データ）の読み出しを行なう
ようにしている。
でしかも極めて微小な電位差を検出できることか
ら半導体メモリによく用いられる。この場合、読
み書き可能なRAM（ランダムアクセスメモリ）
等では、メモリデータとして互いに逆レベルの１
対のデータが出力されるため、この１対のデータ
を差動形センスアンプの１対の入力端に導くよう
にしているが、ROMでは“１”もしくは“０”
のいずれか一方のデータしか出力しないので、
ROMの差動形センスアンプとしてはメモリセル
と同等のトランジスタを用いて比較電位を用意し
ておいて列線電位（データ）の読み出しを行なう
ようにしている。
第１図は、たとえばＮチヤンネルプロセスによ
り製造された絶縁ゲート型電界効果トランジスタ
（MOS−FET）を用いた従来のマスクROMを示
すものであり、１０はメモリセルアレー、１１群
はメモリセル用トランジスタ、１２群は列選択用
トランジスタ、１３は行デコーダ、１４は列デコ
ーダ、１５群は行線、１６群は列線、１７〜１９
は負荷トランジスタ、２０，２１はバイアス電圧
発生用抵抗であり、上記メモリセルアレー１０か
ら読み出されるデータにより決定される列線電位
V1は差動形センスアンプ２２の一方入力とな
る。なおこのセンスアンプ２２において、CE，
は制御入力である。
り製造された絶縁ゲート型電界効果トランジスタ
（MOS−FET）を用いた従来のマスクROMを示
すものであり、１０はメモリセルアレー、１１群
はメモリセル用トランジスタ、１２群は列選択用
トランジスタ、１３は行デコーダ、１４は列デコ
ーダ、１５群は行線、１６群は列線、１７〜１９
は負荷トランジスタ、２０，２１はバイアス電圧
発生用抵抗であり、上記メモリセルアレー１０か
ら読み出されるデータにより決定される列線電位
V1は差動形センスアンプ２２の一方入力とな
る。なおこのセンスアンプ２２において、CE，
は制御入力である。
一方、２３は比較電位発生回路であつて、前記
メモリセル用トランジスタ１１と同等の比較用ト
ランジスタ２４を用いて比較電位V2を生成し、
前記差動形センスアンプ２２の他方の入力とする
ものであり、２５，２６は前記抵抗２０，２１と
同様のバイアス電圧発生用抵抗、２７は列デコー
ダ１４から“１”レベルがゲートに与えられてオ
ン状態に設定された前記列線ゲート用トランジス
タ１２と同等のトランジスタ、２８〜３０は前記
負荷トランジスタ１７〜１９と同等のトランジス
タである。そして、３１，３２は上記比較用トラ
ンジスタ２４のゲートに一定電位を印加するため
のバイアス用抵抗である。
メモリセル用トランジスタ１１と同等の比較用ト
ランジスタ２４を用いて比較電位V2を生成し、
前記差動形センスアンプ２２の他方の入力とする
ものであり、２５，２６は前記抵抗２０，２１と
同様のバイアス電圧発生用抵抗、２７は列デコー
ダ１４から“１”レベルがゲートに与えられてオ
ン状態に設定された前記列線ゲート用トランジス
タ１２と同等のトランジスタ、２８〜３０は前記
負荷トランジスタ１７〜１９と同等のトランジス
タである。そして、３１，３２は上記比較用トラ
ンジスタ２４のゲートに一定電位を印加するため
のバイアス用抵抗である。
而して上記ROMにおいては、比較用トランジ
スタ２４のゲート電位が一定であるため、比較電
位V2は第２図に示すように時間経過に対して一
定の固定電位である。従つて、ROMのデータ読
み出し時に列線電位V1が第２図に示すように比
較電位V2を横切るように変化したとすると、差
動形センスアンプ２２の出力が反転し、出力バツ
フア回路３３の出力V0は第２図中点線で示すよ
うに変化する。例えば選択されたメモリセルのし
きい値が高いとメモリセルはオンせず、列線は充
電され、低いと選択されたメモリセルはオンし、
列線は放電される。このようにメモリセルトラン
ジスタのしきい値によりデータの“１”、“０”が
記憶される。しかしこの第２図の電圧波形からも
分るように、差動形センスアンプ２２は、列線電
位V1が比較電位V2を横切つたところでセンスア
ンプ出力レベルが変化する。そのためメモリデー
タの読み出し速度は、列線の充放電時間が支配的
であつた。そこでメモリデータの読み出し速度を
速めるために、列線電位の充放電を速める各種の
工夫はなされているが、メモリデータの検出方法
即ち差動形センスアンプ部分に関する工夫は余り
なされていない。
スタ２４のゲート電位が一定であるため、比較電
位V2は第２図に示すように時間経過に対して一
定の固定電位である。従つて、ROMのデータ読
み出し時に列線電位V1が第２図に示すように比
較電位V2を横切るように変化したとすると、差
動形センスアンプ２２の出力が反転し、出力バツ
フア回路３３の出力V0は第２図中点線で示すよ
うに変化する。例えば選択されたメモリセルのし
きい値が高いとメモリセルはオンせず、列線は充
電され、低いと選択されたメモリセルはオンし、
列線は放電される。このようにメモリセルトラン
ジスタのしきい値によりデータの“１”、“０”が
記憶される。しかしこの第２図の電圧波形からも
分るように、差動形センスアンプ２２は、列線電
位V1が比較電位V2を横切つたところでセンスア
ンプ出力レベルが変化する。そのためメモリデー
タの読み出し速度は、列線の充放電時間が支配的
であつた。そこでメモリデータの読み出し速度を
速めるために、列線電位の充放電を速める各種の
工夫はなされているが、メモリデータの検出方法
即ち差動形センスアンプ部分に関する工夫は余り
なされていない。
本発明は上記実情に鑑みてなされたもので、セ
ンスアンプ部分を改良することにより、読み出し
速度の速い半導体メモリを提供しようとするもの
である。
ンスアンプ部分を改良することにより、読み出し
速度の速い半導体メモリを提供しようとするもの
である。
本発明は、異なつた比較電位をもつ複数のセン
スアンプで列線電位を検出し、この検出データと
所定時間以前の検出データとを比較することによ
り、列線の電位変化即ち列線が充電方向にある
か、放電方向にあるかを検知し、これにより列線
の電位変化途中でメモリデータを検出するように
したものである。
スアンプで列線電位を検出し、この検出データと
所定時間以前の検出データとを比較することによ
り、列線の電位変化即ち列線が充電方向にある
か、放電方向にあるかを検知し、これにより列線
の電位変化途中でメモリデータを検出するように
したものである。
以下図面を参照して本発明の一実施例を説明す
る。第３図は本発明の概略構成図であり、第３図
ａにおいてV1は第１図と同様に列線電位、V21，
V22，……Ｖ2oは比較電位で、V21＜V22＜……＜
Ｖ2oの関係を有し、その電位をV1とセンスアンプ
SA1，SA2，……SAoで比較し、その結果をデー
タD1，1，D2，2，……Ｄo，oとして出力す
る。センスアンプSA1〜SAoはすべて同じ構成
で、比較電位のみが異なつている。第３図ｂにセ
ンスアンプSAoの構成を示す。これはシキイ電圧
が略ゼロボルトのトランジスタ４１，４２、エン
ハンスメント型トランジスタ４３〜４５よりな
り、信号φ１が“１”レベルの時に活性化され、
電圧V1＞Ｖ2oの時はＤo＝“１”、o＝“０”、V1＜
Ｖ2oの時はＤo＝“０”、o＝“１”を出力する。
次に第３図ｃのラツチ回路４６に示すように信号
φ２＝“０”の時にデータＤoがラツチされ、Ｄ
o′として出力される。そして第３図ｄの比較器４
７に示すように信号φ３＝“１”の時にD1，D2，
……ＤoとD′1，D′2，……Ｄo′の“１”の数が比
較され、それによつて検出データの“１”、“０”
が決定されて出力されることになる。上記信号φ
１，φ２，φ３の時間関係を第４図に示す。まず
T0の期間にφ１が“１”となり、データD1〜Ｄo
が列線電位と比較電位の電位関係に応じてその
“１”、“０”が決定される。次にT1の期間にφ２
＝“０”となり、上記D1〜Ｄoがラツチされ、D′1
〜Ｄo′として出力される。次にT2の期間にφ１
＝“０”となり、その後T3の期間にφ１＝“１”
となり、再びセンスアンプが活性化される。この
時には列線はすでに充電或いは放電により、その
電位は変化している。よつてこの時のセンスアン
プの検出データD1〜Ｄoは所定時間以前即ち期間
T0における値とは違つている。よつてこの期間
T0における値即ちラツチされているデータD′1〜
Ｄo′と、期間T3におけるデータD1〜Ｄoとの
“０”或いは“１”の数を比較すれば、列線が充
電されつつあるか、放電されつつあるかが分る。
よつて期間T3においてφ１が“１”になり、デ
ータD1〜Ｄoがセンスアンプから出力されると、
期間T4にφ３＝“１”となり、この時第３図ｄの
ようにD1〜ＤoとD′1〜Ｄo′が比較され、検出デー
タとして出力される。例えばD1〜Ｄoの“１”の
がD′1〜Ｄo′より少なければ、列線は放電方向に
あることが分かり、“０”のデータが出力バツフ
ア回路へ与えられ、D1〜Ｄoの“１”の数がD′1〜
Ｄo′より多ければ、列線は充電方向にあることが
分かり、“１”のデータが出力バツフア回路へ与
えられることになる。このように列線が充電方向
か、放電方向かを検出できるため、従来のように
１つの固定された比較電位を列線電位が横切る方
法に比べ、より速くメモリデータが検出できるこ
とになる。第５図に示すように複数の比較電位が
あるため、列線電位V1の電位変化をすばやく検
出することが可能である。また比較電位の数が多
いほど、信号φ１〜φ３の周期が短かいほどより
速いメモリデータの検出が可能となる。第６図に
示すように信号φ１（含φ２〜φ３）は、チツプ
イネーブル信号が“０”になり、チツプが選
択されるか或いはアドレスが変化してのち所定時
間つまりデータが出力されるまで出ていればよ
い。
る。第３図は本発明の概略構成図であり、第３図
ａにおいてV1は第１図と同様に列線電位、V21，
V22，……Ｖ2oは比較電位で、V21＜V22＜……＜
Ｖ2oの関係を有し、その電位をV1とセンスアンプ
SA1，SA2，……SAoで比較し、その結果をデー
タD1，1，D2，2，……Ｄo，oとして出力す
る。センスアンプSA1〜SAoはすべて同じ構成
で、比較電位のみが異なつている。第３図ｂにセ
ンスアンプSAoの構成を示す。これはシキイ電圧
が略ゼロボルトのトランジスタ４１，４２、エン
ハンスメント型トランジスタ４３〜４５よりな
り、信号φ１が“１”レベルの時に活性化され、
電圧V1＞Ｖ2oの時はＤo＝“１”、o＝“０”、V1＜
Ｖ2oの時はＤo＝“０”、o＝“１”を出力する。
次に第３図ｃのラツチ回路４６に示すように信号
φ２＝“０”の時にデータＤoがラツチされ、Ｄ
o′として出力される。そして第３図ｄの比較器４
７に示すように信号φ３＝“１”の時にD1，D2，
……ＤoとD′1，D′2，……Ｄo′の“１”の数が比
較され、それによつて検出データの“１”、“０”
が決定されて出力されることになる。上記信号φ
１，φ２，φ３の時間関係を第４図に示す。まず
T0の期間にφ１が“１”となり、データD1〜Ｄo
が列線電位と比較電位の電位関係に応じてその
“１”、“０”が決定される。次にT1の期間にφ２
＝“０”となり、上記D1〜Ｄoがラツチされ、D′1
〜Ｄo′として出力される。次にT2の期間にφ１
＝“０”となり、その後T3の期間にφ１＝“１”
となり、再びセンスアンプが活性化される。この
時には列線はすでに充電或いは放電により、その
電位は変化している。よつてこの時のセンスアン
プの検出データD1〜Ｄoは所定時間以前即ち期間
T0における値とは違つている。よつてこの期間
T0における値即ちラツチされているデータD′1〜
Ｄo′と、期間T3におけるデータD1〜Ｄoとの
“０”或いは“１”の数を比較すれば、列線が充
電されつつあるか、放電されつつあるかが分る。
よつて期間T3においてφ１が“１”になり、デ
ータD1〜Ｄoがセンスアンプから出力されると、
期間T4にφ３＝“１”となり、この時第３図ｄの
ようにD1〜ＤoとD′1〜Ｄo′が比較され、検出デー
タとして出力される。例えばD1〜Ｄoの“１”の
がD′1〜Ｄo′より少なければ、列線は放電方向に
あることが分かり、“０”のデータが出力バツフ
ア回路へ与えられ、D1〜Ｄoの“１”の数がD′1〜
Ｄo′より多ければ、列線は充電方向にあることが
分かり、“１”のデータが出力バツフア回路へ与
えられることになる。このように列線が充電方向
か、放電方向かを検出できるため、従来のように
１つの固定された比較電位を列線電位が横切る方
法に比べ、より速くメモリデータが検出できるこ
とになる。第５図に示すように複数の比較電位が
あるため、列線電位V1の電位変化をすばやく検
出することが可能である。また比較電位の数が多
いほど、信号φ１〜φ３の周期が短かいほどより
速いメモリデータの検出が可能となる。第６図に
示すように信号φ１（含φ２〜φ３）は、チツプ
イネーブル信号が“０”になり、チツプが選
択されるか或いはアドレスが変化してのち所定時
間つまりデータが出力されるまで出ていればよ
い。
第７図は第３図ｃで示したラツチ回路の具体例
で、デプレツシヨン型トランジスタ５１〜５４、
エンハンスメント型（Ｅ型）トランジスタ５５〜
６２よりなり、信号φ２＝“０”の時データＤo，
oを取り込み、それをφ２＝“１”で保持する。
で、デプレツシヨン型トランジスタ５１〜５４、
エンハンスメント型（Ｅ型）トランジスタ５５〜
６２よりなり、信号φ２＝“０”の時データＤo，
oを取り込み、それをφ２＝“１”で保持する。
第８図は第３図ｄに示した比較器４７の具体例
で、これはＲ、2R、トランジスタ７１〜７６よ
りなる一方の抵抗網と、Ｒ、2R、トランジスタ
７７〜８２よりなる他方の抵抗網と、トランジス
タ８３〜９３、インバータ９４，９５よりなる差
動アンプAMを有する。これはデータD1〜D6と
D′1〜D′6の“１”の数の違いにより、V3，V4の電
位が違うことにより、差動アンプAMでφ３＝
“１”の時電位差が検出され、列線が充放電どち
らの状態で変化中であるかを検出する。また抵抗
Ｒ９７の値がＲであるのと、トランジスタ９６の
ゲートに信号1が入力されているのは、V1が安
定状態に達した時にもV3，V4に適当な電位差が
現われ、データが正しく検出されるようにしたも
のである。またここでの抵抗は、トランジスタに
比べ充分抵抗値は大きく設定されている。なおこ
こで抵抗の代りにトランジスタを用いてもよい。
第８図はｎ＝６の場合を示した。データD1〜D3
＝“１”、D4〜D6＝“０”、D′1〜D′4＝“１”、D′5
〜
D′6＝“０”の場合の第８図の等価回路を第９図に
示す。この場合D1〜D6の“１”の数よりもD′1〜
D′6の“１”の数が多い、即ち所定時間以前のデ
ータ“１”の数の方が多いゆえ、列線は放電状態
であることを示している。第９図の等価回路にお
いて、D1〜D3＝“１”で V3＝Ｖｃ／５Ｒ×Ｒ＝Ｖｃ／５ D′1〜D′4＝“１”で V4＝Ｖｃ／４Ｒ×Ｒ＝Ｖｃ／４ となり、V3＜V4である。よつて第８図の差動ア
ンプAMでV3＜V4が検出され、出力バツフアへ
“０”データが出力される。
で、これはＲ、2R、トランジスタ７１〜７６よ
りなる一方の抵抗網と、Ｒ、2R、トランジスタ
７７〜８２よりなる他方の抵抗網と、トランジス
タ８３〜９３、インバータ９４，９５よりなる差
動アンプAMを有する。これはデータD1〜D6と
D′1〜D′6の“１”の数の違いにより、V3，V4の電
位が違うことにより、差動アンプAMでφ３＝
“１”の時電位差が検出され、列線が充放電どち
らの状態で変化中であるかを検出する。また抵抗
Ｒ９７の値がＲであるのと、トランジスタ９６の
ゲートに信号1が入力されているのは、V1が安
定状態に達した時にもV3，V4に適当な電位差が
現われ、データが正しく検出されるようにしたも
のである。またここでの抵抗は、トランジスタに
比べ充分抵抗値は大きく設定されている。なおこ
こで抵抗の代りにトランジスタを用いてもよい。
第８図はｎ＝６の場合を示した。データD1〜D3
＝“１”、D4〜D6＝“０”、D′1〜D′4＝“１”、D′5
〜
D′6＝“０”の場合の第８図の等価回路を第９図に
示す。この場合D1〜D6の“１”の数よりもD′1〜
D′6の“１”の数が多い、即ち所定時間以前のデ
ータ“１”の数の方が多いゆえ、列線は放電状態
であることを示している。第９図の等価回路にお
いて、D1〜D3＝“１”で V3＝Ｖｃ／５Ｒ×Ｒ＝Ｖｃ／５ D′1〜D′4＝“１”で V4＝Ｖｃ／４Ｒ×Ｒ＝Ｖｃ／４ となり、V3＜V4である。よつて第８図の差動ア
ンプAMでV3＜V4が検出され、出力バツフアへ
“０”データが出力される。
第１０図に、第８図に示したV3出力回路の変
形例を示す。これはトランジスタ１００１〜１０
０o，１０１１〜１０１oよりなり、第８図の回路
の抵抗をトランジスタで置き換えたのである。第
８図のものと等しくするために、ゲートに信号Ｄ
oが入力されているトランジスタの抵抗は他のも
のの半分にする必要がある。V4を発生させる回
路においても同様の置き換えができる。
形例を示す。これはトランジスタ１００１〜１０
０o，１０１１〜１０１oよりなり、第８図の回路
の抵抗をトランジスタで置き換えたのである。第
８図のものと等しくするために、ゲートに信号Ｄ
oが入力されているトランジスタの抵抗は他のも
のの半分にする必要がある。V4を発生させる回
路においても同様の置き換えができる。
第１１図ａ，ｂも第８図のV3，V4のそれぞれ
の発生回路の変形例であり、これはトランジスタ
１０２１〜１０２o，１０３、また１０４０〜１
０４o，１０５からなる。第１１図ａ，ｂにおい
てもデータD1〜Ｄoの“１”の数によりV3の値は
変わり、D′1〜Ｄo′の“１”の数によつてV4の値
は変化する。第８図同様Ｄoがゲート入力されて
いるトランジスタの抵抗は他の半分である。これ
は上述のように、列線電位が安定した後でも
V3，V4に差が出るようにするためである。
の発生回路の変形例であり、これはトランジスタ
１０２１〜１０２o，１０３、また１０４０〜１
０４o，１０５からなる。第１１図ａ，ｂにおい
てもデータD1〜Ｄoの“１”の数によりV3の値は
変わり、D′1〜Ｄo′の“１”の数によつてV4の値
は変化する。第８図同様Ｄoがゲート入力されて
いるトランジスタの抵抗は他の半分である。これ
は上述のように、列線電位が安定した後でも
V3，V4に差が出るようにするためである。
第１２図は第８図の変形例で、トランジスタ１
１０１〜１１０o，１１１１〜１１１o、１１２１
〜１１２o，１１３o，１１４o，１１５，１１
６，インバータ１１７，１１８，ノアゲート１１
９よりなる。節点E1〜Ｅoは各々データ1，D′1〜
o，Ｄo′により決まり、D1＝“１”（1＝“０”）
、
D′1＝“０”の時のみ“１”となる。即ちD1〜Ｄo
に“１”の数が多ければE1〜Ｅoの少くとも１つ
が“１”になり、これがノアゲート１１９へ入力
され、φ３によりラツチ回路１２０へラツチされ
る。またD1〜Ｄoの方がD′1〜Ｄo′より“１”の数
が少なければE1〜Ｅoはすべて“０”となり、φ
３によりラツチ回路１２０へラツチされる。列線
電位が最高値で安定した時には、Ｄo＝“１”、o
＝“０”ゆえにＹ＝“１”となり、出力バツフアに
は“１”が出力される。
１０１〜１１０o，１１１１〜１１１o、１１２１
〜１１２o，１１３o，１１４o，１１５，１１
６，インバータ１１７，１１８，ノアゲート１１
９よりなる。節点E1〜Ｅoは各々データ1，D′1〜
o，Ｄo′により決まり、D1＝“１”（1＝“０”）
、
D′1＝“０”の時のみ“１”となる。即ちD1〜Ｄo
に“１”の数が多ければE1〜Ｅoの少くとも１つ
が“１”になり、これがノアゲート１１９へ入力
され、φ３によりラツチ回路１２０へラツチされ
る。またD1〜Ｄoの方がD′1〜Ｄo′より“１”の数
が少なければE1〜Ｅoはすべて“０”となり、φ
３によりラツチ回路１２０へラツチされる。列線
電位が最高値で安定した時には、Ｄo＝“１”、o
＝“０”ゆえにＹ＝“１”となり、出力バツフアに
は“１”が出力される。
第１３図は第１２図の信号φ３の代わりに用い
ればより効果がある信号φ3′の出力回路を示す。
即ちこの回路はトランジスタ１３１１〜１３５
o、ノアゲート１３６〜１３８よりなり、所定時
間以前のデータD′1〜Ｄo′と現データD1〜Ｄoが等
しい時は、所定時間以前のメモリデータをそのま
ま出力するもので、列線電位が安定した状態にあ
る時は、第１２図のようなＹの発生回路は必要な
い。即ち第１３図の回路においてD1＝D′1、1＝
′1、……Ｄo＝Ｄo′、o＝o′の場合、ノアゲー
ト１３６の入力はすべて“０”ゆえ、ノアゲート
１３６の出力は“１”、よつてφ′３は“０”、φ
３が変化してもφ′３は“０”のままゆえ、この
場合所定時間以前のデータがラツチされたまま出
力される。一方D1〜Ｄo、D′1〜Ｄo′のどれか１つ
のデータが違えば、ノアゲート１３６の入力のう
ちどれか１つが“１”レベルゆえ、ノアゲート１
３６の出力は“０”となり、φ３がそのままφ′
３として出力されるゆえ、変化した新しいデータ
がラツチされることになる。
ればより効果がある信号φ3′の出力回路を示す。
即ちこの回路はトランジスタ１３１１〜１３５
o、ノアゲート１３６〜１３８よりなり、所定時
間以前のデータD′1〜Ｄo′と現データD1〜Ｄoが等
しい時は、所定時間以前のメモリデータをそのま
ま出力するもので、列線電位が安定した状態にあ
る時は、第１２図のようなＹの発生回路は必要な
い。即ち第１３図の回路においてD1＝D′1、1＝
′1、……Ｄo＝Ｄo′、o＝o′の場合、ノアゲー
ト１３６の入力はすべて“０”ゆえ、ノアゲート
１３６の出力は“１”、よつてφ′３は“０”、φ
３が変化してもφ′３は“０”のままゆえ、この
場合所定時間以前のデータがラツチされたまま出
力される。一方D1〜Ｄo、D′1〜Ｄo′のどれか１つ
のデータが違えば、ノアゲート１３６の入力のう
ちどれか１つが“１”レベルゆえ、ノアゲート１
３６の出力は“０”となり、φ３がそのままφ′
３として出力されるゆえ、変化した新しいデータ
がラツチされることになる。
本発明はROMばかりでなく、スタテイツク
RAMにも適用できる。RAMにおいてはメモリセ
ルが交差結合したフリツプフロツプから成るた
め、メモリセルから読み出されるデータは通常Ｑ
とその反転データの二つが得られる。そしてこ
のＱ，がセンスアンプの一対の入力となる。よ
つて第１４図に示したようにＱ，が交差したと
ころで新しくデータが読み出されることになる。
一方本発明を適用すれば、列線が充放電どちらの
状態に変化するかを判定するものであるから、従
来のようにＱ，の交差する点より前にデータを
検出できるため、従来より読み出し速度は速くな
り、またＱ或いはの一方のみを利用するだけで
よい。例えば第３図のV1の代わりにＱを用いれ
ばよい。
RAMにも適用できる。RAMにおいてはメモリセ
ルが交差結合したフリツプフロツプから成るた
め、メモリセルから読み出されるデータは通常Ｑ
とその反転データの二つが得られる。そしてこ
のＱ，がセンスアンプの一対の入力となる。よ
つて第１４図に示したようにＱ，が交差したと
ころで新しくデータが読み出されることになる。
一方本発明を適用すれば、列線が充放電どちらの
状態に変化するかを判定するものであるから、従
来のようにＱ，の交差する点より前にデータを
検出できるため、従来より読み出し速度は速くな
り、またＱ或いはの一方のみを利用するだけで
よい。例えば第３図のV1の代わりにＱを用いれ
ばよい。
以上説明した如く本発明によれば、複数の比較
電位をもつ複数のセンスアンプで列線電位を検出
し、この検出データと所定時間以前のデータとを
比較し、列線が充電されつつあるか、あるいは放
電状態にあるかを検知するため、列線の電位変化
を検出でき、従来の一つの比較電位を列線電位が
横切つた所でデータを検出する方式よりも、より
速くデータを検出することができ、より読み出し
速度が速くなるものである。
電位をもつ複数のセンスアンプで列線電位を検出
し、この検出データと所定時間以前のデータとを
比較し、列線が充電されつつあるか、あるいは放
電状態にあるかを検知するため、列線の電位変化
を検出でき、従来の一つの比較電位を列線電位が
横切つた所でデータを検出する方式よりも、より
速くデータを検出することができ、より読み出し
速度が速くなるものである。
第１図は従来の半導体メモリの構成図、第２図
は同構成の作用を示す波形図、第３図は本発明の
一実施例を示す構成図、第４図ないし第６図は同
構成の作用を示す波形図、第７図ないし第９図は
同構成の一部詳細図、第１０図ないし第１３図は
本発明の異なる実施例の一部詳細図、第１４図は
本発明の異なる実施例の作用を示す波形図であ
る。 １１……メモリセル、１６……列線、４６……
ラツチ、４７……比較器、SA1〜SAo……センス
アンプ。
は同構成の作用を示す波形図、第３図は本発明の
一実施例を示す構成図、第４図ないし第６図は同
構成の作用を示す波形図、第７図ないし第９図は
同構成の一部詳細図、第１０図ないし第１３図は
本発明の異なる実施例の一部詳細図、第１４図は
本発明の異なる実施例の作用を示す波形図であ
る。 １１……メモリセル、１６……列線、４６……
ラツチ、４７……比較器、SA1〜SAo……センス
アンプ。
Claims (1)
- １ メモリセルと、このメモリセルからデータを
受ける列線と、各々異なつた比較電位の供給源
と、前記比較電位と列線電位を比較する複数のセ
ンスアンプと、所定時間以前の前記複数のセンス
アンプからの出力と前記所定時間以後の前記セン
スアンプからの出力データとを比較することによ
りメモリセルのデータを検出する検出手段とを具
備し、前記検出手段は、所定時間以前の前記複数
のセンスアンプからの出力データと前記所定時間
以後の前記センスアンプからの出力データとを比
較することにより、列線電位が充電方向か放電方
向かを検知して前記メモリセルのデータを検出す
るものであることを特徴とする半導体メモリ。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58056077A JPS59180892A (ja) | 1983-03-31 | 1983-03-31 | 半導体メモリ |
| EP83106729A EP0100011B1 (en) | 1982-07-26 | 1983-07-08 | Semiconductor memory device having data transmission and detection means |
| DE8383106729T DE3381955D1 (de) | 1982-07-26 | 1983-07-08 | Halbleiterspeicheranlage mit datenuebertragungs- und erkennungsmitteln. |
| US06/514,350 US4613957A (en) | 1982-07-26 | 1983-07-15 | Semiconductor memory device having a sense amplifier circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58056077A JPS59180892A (ja) | 1983-03-31 | 1983-03-31 | 半導体メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59180892A JPS59180892A (ja) | 1984-10-15 |
| JPS623518B2 true JPS623518B2 (ja) | 1987-01-26 |
Family
ID=13017017
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58056077A Granted JPS59180892A (ja) | 1982-07-26 | 1983-03-31 | 半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59180892A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2589493B2 (ja) * | 1987-06-30 | 1997-03-12 | 三菱電機株式会社 | 半導体集積回路装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS575829A (en) * | 1980-06-14 | 1982-01-12 | Dowa Mining Co Ltd | Separating and recovering method for tin in lead refining process |
-
1983
- 1983-03-31 JP JP58056077A patent/JPS59180892A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS575829A (en) * | 1980-06-14 | 1982-01-12 | Dowa Mining Co Ltd | Separating and recovering method for tin in lead refining process |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59180892A (ja) | 1984-10-15 |
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