JPS623518B2

JPS623518B2 -

Info

Publication number: JPS623518B2
Application number: JP5607783A
Authority: JP
Inventors: Hiroshi Iwahashi
Original assignee: Tokyo Shibaura Electric Co Ltd
Current assignee: Toshiba Corp
Priority date: 1983-03-31
Filing date: 1983-03-31
Publication date: 1987-01-26
Also published as: JPS59180892A

Description

【発明の詳細な説明】〔発明の技術分野〕本発明は半導体メモリ、特にROM（リードオ
ンリメモリ）のメモリデータ検出部の改良に関す
る。DETAILED DESCRIPTION OF THE INVENTION [Technical Field of the Invention] The present invention relates to an improvement in a memory data detection section of a semiconductor memory, particularly a ROM (read only memory).

〔発明の技術的背景とその問題点〕[Technical background of the invention and its problems]

一般に差動形センスアンプは、その動作が安定
でしかも極めて微小な電位差を検出できることか
ら半導体メモリによく用いられる。この場合、読
み書き可能なRAM（ランダムアクセスメモリ）
等では、メモリデータとして互いに逆レベルの１
対のデータが出力されるため、この１対のデータ
を差動形センスアンプの１対の入力端に導くよう
にしているが、ROMでは“１”もしくは“０”
のいずれか一方のデータしか出力しないので、
ROMの差動形センスアンプとしてはメモリセル
と同等のトランジスタを用いて比較電位を用意し
ておいて列線電位（データ）の読み出しを行なう
ようにしている。 In general, differential sense amplifiers are often used in semiconductor memories because their operation is stable and they can detect extremely small potential differences. In this case, read/write RAM (Random Access Memory)
etc., the memory data is 1 at opposite levels to each other.
Since a pair of data is output, this pair of data is led to a pair of input terminals of a differential sense amplifier, but in ROM it is either "1" or "0".
Since only one of the data is output,
As a ROM differential sense amplifier, a comparison potential is prepared using a transistor equivalent to a memory cell, and column line potential (data) is read out.

第１図は、たとえばＮチヤンネルプロセスによ
り製造された絶縁ゲート型電界効果トランジスタ
（MOS−FET）を用いた従来のマスクROMを示
すものであり、１０はメモリセルアレー、１１群
はメモリセル用トランジスタ、１２群は列選択用
トランジスタ、１３は行デコーダ、１４は列デコ
ーダ、１５群は行線、１６群は列線、１７〜１９
は負荷トランジスタ、２０，２１はバイアス電圧
発生用抵抗であり、上記メモリセルアレー１０か
ら読み出されるデータにより決定される列線電位
V₁は差動形センスアンプ２２の一方入力とな
る。なおこのセンスアンプ２２において、CE，
は制御入力である。 FIG. 1 shows a conventional mask ROM using insulated gate field effect transistors (MOS-FETs) manufactured, for example, by an N-channel process, where 10 is a memory cell array, and 11 groups are memory cell transistors. , 12 group is column selection transistor, 13 is row decoder, 14 is column decoder, 15 group is row line, 16 group is column line, 17 to 19
is a load transistor, 20 and 21 are bias voltage generating resistors, and the column line potential is determined by the data read from the memory cell array 10.
V ₁ becomes one input of the differential sense amplifier 22 . Note that in this sense amplifier 22, CE,
is the control input.

一方、２３は比較電位発生回路であつて、前記
メモリセル用トランジスタ１１と同等の比較用ト
ランジスタ２４を用いて比較電位V₂を生成し、
前記差動形センスアンプ２２の他方の入力とする
ものであり、２５，２６は前記抵抗２０，２１と
同様のバイアス電圧発生用抵抗、２７は列デコー
ダ１４から“１”レベルがゲートに与えられてオ
ン状態に設定された前記列線ゲート用トランジス
タ１２と同等のトランジスタ、２８〜３０は前記
負荷トランジスタ１７〜１９と同等のトランジス
タである。そして、３１，３２は上記比較用トラ
ンジスタ２４のゲートに一定電位を印加するため
のバイアス用抵抗である。 On the other hand, 23 is a comparison potential generation circuit, which generates a comparison potential V ₂ using a comparison transistor 24 equivalent to the memory cell transistor 11;
It is used as the other input of the differential sense amplifier 22, and 25 and 26 are resistors for generating a bias voltage similar to the resistors 20 and 21, and 27 is a gate to which the "1" level is applied from the column decoder 14. Transistors 28 to 30 are transistors equivalent to the column line gate transistor 12 which is set to the on state, and transistors 28 to 30 are transistors equivalent to the load transistors 17 to 19. Further, 31 and 32 are bias resistors for applying a constant potential to the gate of the comparison transistor 24.

而して上記ROMにおいては、比較用トランジ
スタ２４のゲート電位が一定であるため、比較電
位V₂は第２図に示すように時間経過に対して一
定の固定電位である。従つて、ROMのデータ読
み出し時に列線電位V₁が第２図に示すように比
較電位V₂を横切るように変化したとすると、差
動形センスアンプ２２の出力が反転し、出力バツ
フア回路３３の出力V₀は第２図中点線で示すよ
うに変化する。例えば選択されたメモリセルのし
きい値が高いとメモリセルはオンせず、列線は充
電され、低いと選択されたメモリセルはオンし、
列線は放電される。このようにメモリセルトラン
ジスタのしきい値によりデータの“１”、“０”が
記憶される。しかしこの第２図の電圧波形からも
分るように、差動形センスアンプ２２は、列線電
位V₁が比較電位V₂を横切つたところでセンスア
ンプ出力レベルが変化する。そのためメモリデー
タの読み出し速度は、列線の充放電時間が支配的
であつた。そこでメモリデータの読み出し速度を
速めるために、列線電位の充放電を速める各種の
工夫はなされているが、メモリデータの検出方法
即ち差動形センスアンプ部分に関する工夫は余り
なされていない。 In the ROM, since the gate potential of the comparison transistor 24 is constant, the comparison potential _V2 is a fixed potential that is constant over time as shown in FIG. Therefore, if the column line potential V ₁ changes across the comparison potential V ₂ as shown in FIG. 2 when reading data from the ROM, the output of the differential sense amplifier 22 is inverted and the output buffer circuit 33 The output V ₀ changes as shown by the dotted line in FIG. For example, if the threshold of the selected memory cell is high, the memory cell will not turn on and the column line will be charged; if it is low, the selected memory cell will turn on,
The column lines are discharged. In this way, data "1" and "0" are stored depending on the threshold value of the memory cell transistor. However, as can be seen from the voltage waveform in FIG. 2, the sense amplifier output level of the differential sense amplifier 22 changes when the column line potential V ₁ crosses the comparison potential V ₂ . Therefore, the read speed of memory data is dominated by the charging and discharging time of the column lines. Therefore, in order to increase the read speed of memory data, various measures have been taken to speed up the charging and discharging of column line potentials, but not much has been done regarding the method of detecting memory data, that is, the differential sense amplifier section.

〔発明の目的〕[Purpose of the invention]

本発明は上記実情に鑑みてなされたもので、セ
ンスアンプ部分を改良することにより、読み出し
速度の速い半導体メモリを提供しようとするもの
である。 The present invention has been made in view of the above circumstances, and aims to provide a semiconductor memory with a high read speed by improving the sense amplifier section.

〔発明の概要〕[Summary of the invention]

本発明は、異なつた比較電位をもつ複数のセン
スアンプで列線電位を検出し、この検出データと
所定時間以前の検出データとを比較することによ
り、列線の電位変化即ち列線が充電方向にある
か、放電方向にあるかを検知し、これにより列線
の電位変化途中でメモリデータを検出するように
したものである。 The present invention detects the column line potential with a plurality of sense amplifiers having different comparison potentials, and compares this detected data with detected data before a predetermined time. By detecting whether the column line is in the direction or in the discharge direction, memory data can be detected while the potential of the column line is changing.

〔発明の実施例〕[Embodiments of the invention]

以下図面を参照して本発明の一実施例を説明す
る。第３図は本発明の概略構成図であり、第３図
ａにおいてV₁は第１図と同様に列線電位、V₂₁，
V₂₂，……Ｖ_2oは比較電位で、V₂₁＜V₂₂＜……＜
Ｖ_2oの関係を有し、その電位をV₁とセンスアンプ
SA₁，SA₂，……SA_oで比較し、その結果をデー
タD₁，₁，D₂，₂，……Ｄ_o，_oとして出力す
る。センスアンプSA₁〜SA_oはすべて同じ構成
で、比較電位のみが異なつている。第３図ｂにセ
ンスアンプSA_oの構成を示す。これはシキイ電圧
が略ゼロボルトのトランジスタ４１，４２、エン
ハンスメント型トランジスタ４３〜４５よりな
り、信号φ_１が“１”レベルの時に活性化され、
電圧V₁＞Ｖ_2oの時はＤ_o＝“１”、_o＝“０”、V₁＜
Ｖ_2oの時はＤ_o＝“０”、_o＝“１”を出力する。
次に第３図ｃのラツチ回路４６に示すように信号
φ_２＝“０”の時にデータＤ_oがラツチされ、Ｄ
_o′として出力される。そして第３図ｄの比較器４
７に示すように信号φ_３＝“１”の時にD₁，D₂，
……Ｄ_oとD′₁，D′₂，……Ｄ_o′の“１”の数が比
較され、それによつて検出データの“１”、“０”
が決定されて出力されることになる。上記信号φ
_１，φ_２，φ_３の時間関係を第４図に示す。まず
T₀の期間にφ_１が“１”となり、データD₁〜Ｄ_o
が列線電位と比較電位の電位関係に応じてその
“１”、“０”が決定される。次にT₁の期間にφ_２
＝“０”となり、上記D₁〜Ｄ_oがラツチされ、D′₁
〜Ｄ_o′として出力される。次にT₂の期間にφ_１
＝“０”となり、その後T₃の期間にφ_１＝“１”
となり、再びセンスアンプが活性化される。この
時には列線はすでに充電或いは放電により、その
電位は変化している。よつてこの時のセンスアン
プの検出データD₁〜Ｄ_oは所定時間以前即ち期間
T₀における値とは違つている。よつてこの期間
T₀における値即ちラツチされているデータD′₁〜
Ｄ_o′と、期間T₃におけるデータD₁〜Ｄ_oとの
“０”或いは“１”の数を比較すれば、列線が充
電されつつあるか、放電されつつあるかが分る。
よつて期間T₃においてφ_１が“１”になり、デ
ータD₁〜Ｄ_oがセンスアンプから出力されると、
期間T₄にφ_３＝“１”となり、この時第３図ｄの
ようにD₁〜Ｄ_oとD′₁〜Ｄ_o′が比較され、検出デー
タとして出力される。例えばD₁〜Ｄ_oの“１”の
がD′₁〜Ｄ_o′より少なければ、列線は放電方向に
あることが分かり、“０”のデータが出力バツフ
ア回路へ与えられ、D₁〜Ｄ_oの“１”の数がD′₁〜
Ｄ_o′より多ければ、列線は充電方向にあることが
分かり、“１”のデータが出力バツフア回路へ与
えられることになる。このように列線が充電方向
か、放電方向かを検出できるため、従来のように
１つの固定された比較電位を列線電位が横切る方
法に比べ、より速くメモリデータが検出できるこ
とになる。第５図に示すように複数の比較電位が
あるため、列線電位V₁の電位変化をすばやく検
出することが可能である。また比較電位の数が多
いほど、信号φ_１〜φ_３の周期が短かいほどより
速いメモリデータの検出が可能となる。第６図に
示すように信号φ_１（含φ_２〜φ_３）は、チツプ
イネーブル信号が“０”になり、チツプが選
択されるか或いはアドレスが変化してのち所定時
間つまりデータが出力されるまで出ていればよ
い。 An embodiment of the present invention will be described below with reference to the drawings. FIG. 3 is a schematic configuration diagram of the present invention. In FIG. 3a, V ₁ is the column line potential as in FIG. 1, and V ₂₁ ,
V ₂₂ ,...V _2o are comparison potentials, and V ₂₁ <V ₂₂ <...<
It has a relationship of V _2o , and its potential is connected to V ₁ and the sense amplifier.
SA ₁ , SA ₂ , . . . SA _o are compared, and the results are output as data D ₁ , ₁ , D ₂ , ₂ , . . . D _o , _o . Sense amplifiers SA ₁ to _{SA o} all have the same configuration, and differ only in comparison potential. FIG. 3b shows the configuration of the sense amplifier _SAo . This consists of transistors 41 and 42 whose high voltage is approximately zero volts, and enhancement type transistors 43 to 45, and is activated when the signal _φ1 is at the "1" level.
When voltage V ₁ > V _2o , D _o = “1”, _o = “0”, V ₁ <
When V _2o , D _o = “0” and _o = “1” are output.
Next, as shown in the latch circuit 46 of FIG. 3c, when the signal φ ₂ =“0”, the data _Do is latched, and
Output as _o ′. and comparator 4 in Figure 3d.
As shown in Fig. 7, when the signal φ ₃ = “1”, D ₁ , D ₂ ,
...The number of "1"s in D _o and D' ₁ , D' ₂ , ...D _o ' are compared, and the detected data "1" and "0" are thereby compared.
will be determined and output. The above signal φ
₁ , φ ₂ , and φ ₃ are shown in FIG. 4. first
During T ₀ period, φ ₁ becomes “1” and data D ₁ to _{D o}
"1" or "0" is determined depending on the potential relationship between the column line potential and the comparison potential. Then in period T ₁ φ ₂
= “0”, the above D ₁ to D _o are latched, and D′ ₁
~D _o '. Then in period T ₂ φ ₁
= “0”, and then during the period T ₃ φ ₁ = “1”
The sense amplifier is activated again. At this time, the potential of the column line has already changed due to charging or discharging. Therefore, the detection data D ₁ to _{D o} of the sense amplifier at this time is before the predetermined time, that is, during the period
It is different from the value at T ₀ . This period
The value at T ₀ , that is, the latched data D′ ₁ ~
By comparing the number of "0" or "1" between D _o ' and data D ₁ to _{D o} in period T ₃ , it can be determined whether the column line is being charged or discharged.
Therefore, when φ ₁ becomes "1" in period T ₃ and data D ₁ to _{D o} are output from the sense amplifier,
During period _T4 , _φ3 becomes "1", and at this time _, D1 to _D0 and D' ₁ to _D0 ' are compared as shown in FIG. 3d and outputted as detected data. For example, if the number of " ₁ "s in D 1 to D _o is less than D' ₁ to _{D o} ', it is known that the column line is in the discharge direction, and data of "0" is given to the output buffer circuit, and D ₁ to D o The number of “1” in D _o is D′ ₁ ~
If the number is greater than D _o ', it is determined that the column line is in the charging direction, and data of "1" is provided to the output buffer circuit. Since it is possible to detect whether the column line is in the charging or discharging direction in this way, memory data can be detected more quickly than in the conventional method in which the column line potential crosses one fixed comparison potential. As shown in FIG. 5, since there are a plurality of comparison potentials, it is possible to quickly detect potential changes in the column line potential _V1 . Furthermore, the greater the number of comparison potentials and the shorter the period of the signals φ ₁ to _{φ 3} , the faster memory data can be detected. As shown in FIG. 6, the signal φ ₁ (including φ ₂ to _{φ 3} ) is output for a predetermined period of time after the chip enable signal becomes “0” and a chip is selected or the address changes. All you have to do is stay out until the end.

第７図は第３図ｃで示したラツチ回路の具体例
で、デプレツシヨン型トランジスタ５１〜５４、
エンハンスメント型（Ｅ型）トランジスタ５５〜
６２よりなり、信号φ_２＝“０”の時データＤ_o，
_oを取り込み、それをφ_２＝“１”で保持する。 FIG. 7 shows a specific example of the latch circuit shown in FIG. 3c, in which depletion type transistors 51 to 54,
Enhancement type (E type) transistor 55~
62, when the signal φ ₂ = “0”, the data D _o ,
_o is taken in and held as φ ₂ =“1”.

第８図は第３図ｄに示した比較器４７の具体例
で、これはＲ、2R、トランジスタ７１〜７６よ
りなる一方の抵抗網と、Ｒ、2R、トランジスタ
７７〜８２よりなる他方の抵抗網と、トランジス
タ８３〜９３、インバータ９４，９５よりなる差
動アンプAMを有する。これはデータD₁〜D₆と
D′₁〜D′₆の“１”の数の違いにより、V₃，V₄の電
位が違うことにより、差動アンプAMでφ_３＝
“１”の時電位差が検出され、列線が充放電どち
らの状態で変化中であるかを検出する。また抵抗
Ｒ９７の値がＲであるのと、トランジスタ９６の
ゲートに信号₁が入力されているのは、V₁が安
定状態に達した時にもV₃，V₄に適当な電位差が
現われ、データが正しく検出されるようにしたも
のである。またここでの抵抗は、トランジスタに
比べ充分抵抗値は大きく設定されている。なおこ
こで抵抗の代りにトランジスタを用いてもよい。
第８図はｎ＝６の場合を示した。データD₁〜D₃
＝“１”、D₄〜D₆＝“０”、D′₁〜D′₄＝“１”、D′₅〜
D′₆＝“０”の場合の第８図の等価回路を第９図に
示す。この場合D₁〜D₆の“１”の数よりもD′₁〜
D′₆の“１”の数が多い、即ち所定時間以前のデ
ータ“１”の数の方が多いゆえ、列線は放電状態
であることを示している。第９図の等価回路にお
いて、D₁〜D₃＝“１”で V₃＝Ｖｃ／５Ｒ×Ｒ＝Ｖｃ／５ D′₁〜D′₄＝“１”で V₄＝Ｖｃ／４Ｒ×Ｒ＝Ｖｃ／４となり、V₃＜V₄である。よつて第８図の差動ア
ンプAMでV₃＜V₄が検出され、出力バツフアへ
“０”データが出力される。 FIG. 8 is a specific example of the comparator 47 shown in FIG. It has a differential amplifier AM consisting of a network, transistors 83 to 93, and inverters 94 and 95. This is data D ₁ ~ D ₆ and
Due to the difference in the number of “1”s in D′ ₁ to D′ ₆ , the potentials of V ₃ and V ₄ are different, so in the differential amplifier AM, φ ₃ =
When it is "1", a potential difference is detected, and it is detected whether the column line is in a charging or discharging state. Also, the reason why the value of the resistor R97 is R and the signal ₁ is input to the gate of the transistor 96 is that even when V ₁ reaches a stable state, an appropriate potential difference appears between V ₃ and V ₄ , and the data is is detected correctly. Further, the resistance value of the resistor here is set to be sufficiently larger than that of the transistor. Note that a transistor may be used here instead of a resistor.
FIG. 8 shows the case where n=6. Data D ₁ ~ _{D 3}
= “1”, D ₄ to D ₆ = “0”, D′ ₁ to D′ ₄ = “1”, D′ ₅ ~
FIG. 9 shows an equivalent circuit of FIG. 8 when D' ₆ = "0". In this case, D _{' 1} ~ than the number of "1" in D ₁ ~ D ₆
Since the number of "1"s in D' ₆ is large, that is, the number of data "1"s before the predetermined time is greater, this indicates that the column line is in a discharged state. In the equivalent circuit of Fig. 9, when D ₁ to _{D 3} = “1”, V ₃ = Vc/5R×R = Vc/5, and when D′ ₁ to D′ ₄ = “1”, V ₄ = Vc/4R×R. =Vc/4, and _V3 < _V4 . Therefore, the differential amplifier AM shown in FIG. 8 detects V ₃ <V ₄ and outputs "0" data to the output buffer.

第１０図に、第８図に示したV₃出力回路の変
形例を示す。これはトランジスタ１００_１〜１０
０_o，１０１_１〜１０１_oよりなり、第８図の回路
の抵抗をトランジスタで置き換えたのである。第
８図のものと等しくするために、ゲートに信号Ｄ
_oが入力されているトランジスタの抵抗は他のも
のの半分にする必要がある。V₄を発生させる回
路においても同様の置き換えができる。 FIG. 10 shows a modification of the V ₃ output circuit shown in FIG. 8. This is transistor 100 ₁ to 10
0 _o , 101 ₁ to 101 _o , and the resistors in the circuit of FIG. 8 were replaced with transistors. To make it equal to that of FIG.
The resistance of the transistor to which _o is input must be half that of the others. A similar replacement can be made in the circuit that generates _V4 .

第１１図ａ，ｂも第８図のV₃，V₄のそれぞれ
の発生回路の変形例であり、これはトランジスタ
１０２_１〜１０２_o，１０３、また１０４_０〜１
０４_o，１０５からなる。第１１図ａ，ｂにおい
てもデータD₁〜Ｄ_oの“１”の数によりV₃の値は
変わり、D′₁〜Ｄ_o′の“１”の数によつてV₄の値
は変化する。第８図同様Ｄ_oがゲート入力されて
いるトランジスタの抵抗は他の半分である。これ
は上述のように、列線電位が安定した後でも
V₃，V₄に差が出るようにするためである。 FIGS _. 11a and 11b are also modified examples of the _V ₃ and V ₄ generating circuits in FIG _.
04 _o , 105. In Figures 11a and b, the value of V ₃ changes depending on the number of "1" in data D ₁ to D _o , and the value of V ₄ changes depending on the number of "1" in D' ₁ to _{D o} '. do. As in FIG. 8, the resistance of the transistor to which D _o is input to the gate is the other half. As mentioned above, this is true even after the column line potential has stabilized.
This is to ensure that there is a difference between V ₃ and V ₄ .

第１２図は第８図の変形例で、トランジスタ１
１０_１〜１１０_o，１１１_１〜１１１_o、１１２_１
〜１１２_o，１１３_o，１１４_o，１１５，１１
６，インバータ１１７，１１８，ノアゲート１１
９よりなる。節点E₁〜Ｅ_oは各々データ₁，D′₁〜
_o，Ｄ_o′により決まり、D₁＝“１”（₁＝“０”）
、
D′₁＝“０”の時のみ“１”となる。即ちD₁〜Ｄ_o
に“１”の数が多ければE₁〜Ｅ_oの少くとも１つ
が“１”になり、これがノアゲート１１９へ入力
され、φ_３によりラツチ回路１２０へラツチされ
る。またD₁〜Ｄ_oの方がD′₁〜Ｄ_o′より“１”の数
が少なければE₁〜Ｅ_oはすべて“０”となり、φ
_３によりラツチ回路１２０へラツチされる。列線
電位が最高値で安定した時には、Ｄ_o＝“１”、_o
＝“０”ゆえにＹ＝“１”となり、出力バツフアに
は“１”が出力される。 FIG. 12 is a modification of FIG. 8, in which the transistor 1
10 ₁ ~ 110 _o , 111 ₁ ~ 111 _o , 112 ₁
~ _112o , _113o , _114o , 115, 11
6, Inverter 117, 118, Noah Gate 11
Consists of 9. Nodes E ₁ to E _o have data ₁ and D′ ₁ to
_o , D _o ′, D ₁ = “1” ( ₁ = “0”)
,
It becomes "1" only when D' ₁ = "0". That is, D ₁ to _{D o}
If there are many "1"s in , at least one of E ₁ to _{E o} becomes "1", which is input to the NOR gate 119 and latched into the latch circuit 120 by _φ3 . Furthermore, if D ₁ to _{D o} has fewer “1”s than D′ ₁ to _{D o} , E ₁ to _{E o} will all be “0” and φ
₃ , it is latched into the latch circuit 120. When the column line potential stabilizes at its highest value, D _o = “1”, _o
Since Y=“0”, Y=“1”, and “1” is output to the output buffer.

第１３図は第１２図の信号φ_３の代わりに用い
ればより効果がある信号φ₃′の出力回路を示す。
即ちこの回路はトランジスタ１３１_１〜１３５
_o、ノアゲート１３６〜１３８よりなり、所定時
間以前のデータD′₁〜Ｄ_o′と現データD₁〜Ｄ_oが等
しい時は、所定時間以前のメモリデータをそのま
ま出力するもので、列線電位が安定した状態にあ
る時は、第１２図のようなＹの発生回路は必要な
い。即ち第１３図の回路においてD₁＝D′₁、₁＝
′₁、……Ｄ_o＝Ｄ_o′、_o＝_o′の場合、ノアゲー
ト１３６の入力はすべて“０”ゆえ、ノアゲート
１３６の出力は“１”、よつてφ′_３は“０”、φ
_３が変化してもφ′_３は“０”のままゆえ、この
場合所定時間以前のデータがラツチされたまま出
力される。一方D₁〜Ｄ_o、D′₁〜Ｄ_o′のどれか１つ
のデータが違えば、ノアゲート１３６の入力のう
ちどれか１つが“１”レベルゆえ、ノアゲート１
３６の出力は“０”となり、φ_３がそのままφ′
_３として出力されるゆえ、変化した新しいデータ
がラツチされることになる。 FIG. 13 shows an output circuit for the signal φ ₃ ' which is more effective when used in place of the signal φ ₃ in FIG. 12.
That is, this circuit includes transistors 131 ₁ to 135
_o , NOR gates 136 to 138, and when the data D' ₁ to D _o ' before a predetermined time and the current data D ₁ to D _o are equal, the memory data before the predetermined time is output as is, and the column line potential When Y is in a stable state, there is no need for a Y generating circuit as shown in FIG. That is, in the circuit of FIG. 13, D ₁ =D' ₁ , ₁ =
' ₁ ,...D _o = D _o ', _o = _o ', the inputs of the NOR gate 136 are all "0", so the output of the NOR gate 136 is "1", so φ' ₃ is "0", φ
Even if ₃ changes, φ' ₃ remains at "0", so in this case, the data before the predetermined time is output as it is latched. On the other hand, if any one of the data D ₁ to _{D o} and D' ₁ to _{D o} ' is different, one of the inputs of the NOR gate 136 is at "1" level, so the NOR gate 1
The output of 36 becomes “0”, and _φ3 becomes φ′
Since it is output as ₃ , the new data that has changed will be latched.

本発明はROMばかりでなく、スタテイツク
RAMにも適用できる。RAMにおいてはメモリセ
ルが交差結合したフリツプフロツプから成るた
め、メモリセルから読み出されるデータは通常Ｑ
とその反転データの二つが得られる。そしてこ
のＱ，がセンスアンプの一対の入力となる。よ
つて第１４図に示したようにＱ，が交差したと
ころで新しくデータが読み出されることになる。
一方本発明を適用すれば、列線が充放電どちらの
状態に変化するかを判定するものであるから、従
来のようにＱ，の交差する点より前にデータを
検出できるため、従来より読み出し速度は速くな
り、またＱ或いはの一方のみを利用するだけで
よい。例えば第３図のV₁の代わりにＱを用いれ
ばよい。 The present invention is applicable not only to ROM but also to static
It can also be applied to RAM. In RAM, the memory cells consist of cross-coupled flip-flops, so the data read from the memory cells usually has a Q
and its inverted data are obtained. This Q becomes a pair of inputs to the sense amplifier. Therefore, as shown in FIG. 14, new data is read out at the point where Q intersects.
On the other hand, if the present invention is applied, since it is determined whether the column line changes to a charging or discharging state, data can be detected before the point where The speed is faster and only one of Q or Q needs to be used. For example, Q may be used instead of V ₁ in FIG.

〔発明の効果〕〔Effect of the invention〕

以上説明した如く本発明によれば、複数の比較
電位をもつ複数のセンスアンプで列線電位を検出
し、この検出データと所定時間以前のデータとを
比較し、列線が充電されつつあるか、あるいは放
電状態にあるかを検知するため、列線の電位変化
を検出でき、従来の一つの比較電位を列線電位が
横切つた所でデータを検出する方式よりも、より
速くデータを検出することができ、より読み出し
速度が速くなるものである。 As explained above, according to the present invention, the column line potential is detected by a plurality of sense amplifiers having a plurality of comparison potentials, and this detected data is compared with data before a predetermined time to determine whether the column line is being charged. , or is in a discharge state, it can detect changes in column line potential, and can detect data faster than the conventional method of detecting data at the point where the column line potential crosses one comparison potential. Therefore, the reading speed becomes faster.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は従来の半導体メモリの構成図、第２図
は同構成の作用を示す波形図、第３図は本発明の
一実施例を示す構成図、第４図ないし第６図は同
構成の作用を示す波形図、第７図ないし第９図は
同構成の一部詳細図、第１０図ないし第１３図は
本発明の異なる実施例の一部詳細図、第１４図は
本発明の異なる実施例の作用を示す波形図であ
る。１１……メモリセル、１６……列線、４６……
ラツチ、４７……比較器、SA₁〜SA_o……センス
アンプ。 FIG. 1 is a configuration diagram of a conventional semiconductor memory, FIG. 2 is a waveform diagram showing the operation of the same configuration, FIG. 3 is a configuration diagram showing an embodiment of the present invention, and FIGS. 4 to 6 are the same configuration. FIGS. 7 to 9 are partially detailed views of the same configuration, FIGS. 10 to 13 are partially detailed views of different embodiments of the present invention, and FIG. 14 is a partially detailed view of the same configuration. FIG. 7 is a waveform chart showing the effects of different embodiments. 11...Memory cell, 16...Column line, 46...
Latch, 47... Comparator, SA ₁ ~ SA _o ... Sense amplifier.

Claims

【特許請求の範囲】[Claims]

１メモリセルと、このメモリセルからデータを
受ける列線と、各々異なつた比較電位の供給源
と、前記比較電位と列線電位を比較する複数のセ
ンスアンプと、所定時間以前の前記複数のセンス
アンプからの出力と前記所定時間以後の前記セン
スアンプからの出力データとを比較することによ
りメモリセルのデータを検出する検出手段とを具
備し、前記検出手段は、所定時間以前の前記複数
のセンスアンプからの出力データと前記所定時間
以後の前記センスアンプからの出力データとを比
較することにより、列線電位が充電方向か放電方
向かを検知して前記メモリセルのデータを検出す
るものであることを特徴とする半導体メモリ。1 a memory cell, a column line that receives data from the memory cell, a supply source of different comparison potentials, a plurality of sense amplifiers that compare the comparison potential and the column line potential, and a plurality of sense amplifiers that compare the comparison potential and the column line potential before a predetermined time. detection means for detecting data in a memory cell by comparing the output data from the amplifier and the output data from the sense amplifier after the predetermined time; By comparing the output data from the amplifier and the output data from the sense amplifier after the predetermined time, it is detected whether the column line potential is in the charging direction or the discharging direction, and the data in the memory cell is detected. A semiconductor memory characterized by: