JPS623365A - データ転送方法 - Google Patents
データ転送方法Info
- Publication number
- JPS623365A JPS623365A JP60143569A JP14356985A JPS623365A JP S623365 A JPS623365 A JP S623365A JP 60143569 A JP60143569 A JP 60143569A JP 14356985 A JP14356985 A JP 14356985A JP S623365 A JPS623365 A JP S623365A
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- Japan
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
く技術分野〉
本発明はデバイス間のデータ転送を行なうデータ転送装
置、より詳しくは簡単な構成で双方向シリアルデータ転
送を行なうデータ転送装置に関する。
置、より詳しくは簡単な構成で双方向シリアルデータ転
送を行なうデータ転送装置に関する。
〈従来技術〉
デバイス間のデータ転送方式として、データラインとク
ロックラインの2線式信号ケーブルを用いた同期シリア
ルデータ転送がある。この2線式の場合は、構成が簡単
であるという利点がある反面、片方向のデータ転送しか
行なえないという欠点があった。
ロックラインの2線式信号ケーブルを用いた同期シリア
ルデータ転送がある。この2線式の場合は、構成が簡単
であるという利点がある反面、片方向のデータ転送しか
行なえないという欠点があった。
一方、例えばホストCPUとキーボード装置との間のデ
ータ転送においては、キーボード装置からはキーインさ
れたキーコード信号がホストCPUへ転送され、ホスト
cpuからはキーボード装置の各種の報知ランプ5ブザ
ーあるいはキーコード化回路等を制御するコマンドデー
タがキーボード装置へ転送される。したがって、ホスト
CPUとキーボード装置の間には双方向性のデータ転送
装置が必要であり、さらに、これらのデバイス間を接続
する信号ケーブルの信号線はシステムを簡単化する上で
できるだけ少ないことが望ましい。
ータ転送においては、キーボード装置からはキーインさ
れたキーコード信号がホストCPUへ転送され、ホスト
cpuからはキーボード装置の各種の報知ランプ5ブザ
ーあるいはキーコード化回路等を制御するコマンドデー
タがキーボード装置へ転送される。したがって、ホスト
CPUとキーボード装置の間には双方向性のデータ転送
装置が必要であり、さらに、これらのデバイス間を接続
する信号ケーブルの信号線はシステムを簡単化する上で
できるだけ少ないことが望ましい。
〈発明の目的〉
本発明は上記事情に鑑みてなされたものであり、その目
的は、データラインとクロックラインの2線式でデバイ
ス間の双方向データ転送を可能にしたデータ転送装置を
提供することである。
的は、データラインとクロックラインの2線式でデバイ
ス間の双方向データ転送を可能にしたデータ転送装置を
提供することである。
〈発明の構成〉
本発明は、データラインとクロックラインによって2つ
のデバイス間で同期式シリアルデータ転送を行なうデー
タ転送装置において、上記2つのデバイスの第1のデバ
イスが第2のデバイスへデータ転送を行なっている間に
第2のデバイスが第1のデバイスへのデータ転送を要求
すると第1のデバイスのデータ転送を中断させて第2の
デバイスから第1のデバイスへのデータ転送を行なわせ
る手段と、第1のデバイスが受信したデータの処理を終
了すると先に中断した第1のデバイスから第2のデバイ
スへのデータ転送を行なわせる手段とを備えたことをセ
ットする。
のデバイス間で同期式シリアルデータ転送を行なうデー
タ転送装置において、上記2つのデバイスの第1のデバ
イスが第2のデバイスへデータ転送を行なっている間に
第2のデバイスが第1のデバイスへのデータ転送を要求
すると第1のデバイスのデータ転送を中断させて第2の
デバイスから第1のデバイスへのデータ転送を行なわせ
る手段と、第1のデバイスが受信したデータの処理を終
了すると先に中断した第1のデバイスから第2のデバイ
スへのデータ転送を行なわせる手段とを備えたことをセ
ットする。
〈実施例〉
以下、本発明の一実施例について説明する。
本実施例では、データ転送装置によりデータラインとク
ロックラインの2線式信号ケーブルを用いてホストCP
Uとキーボード装置との間でデータ転送を行なう。キー
ボード装置からホストCPUへは、多種のデータを転送
する必要上からキーボード装置にて発生するクロック信
号と同期してデータ転送を行なう。また、ホストCPU
からキーボード装置へのコマンドデータの転送は、キー
ボード装置からホストCPUへ転送するデータと比較し
て情報量が少ないので、クロックラインを制御線として
利用し、データラインにコマンドデータを送出する。
ロックラインの2線式信号ケーブルを用いてホストCP
Uとキーボード装置との間でデータ転送を行なう。キー
ボード装置からホストCPUへは、多種のデータを転送
する必要上からキーボード装置にて発生するクロック信
号と同期してデータ転送を行なう。また、ホストCPU
からキーボード装置へのコマンドデータの転送は、キー
ボード装置からホストCPUへ転送するデータと比較し
て情報量が少ないので、クロックラインを制御線として
利用し、データラインにコマンドデータを送出する。
第1図はホストCPUとキーボード装置との間でデータ
転送を行なうデータ転送装置の回路構成を示す。ホスト
CPU50にインターフェイス装置20が接続され、こ
のインターフェイス装置20とキーボード装置のキーボ
ード制御ユニット30とがデータライン41とクロック
ライン42からなる信号ケーブル40を介して接続され
る。データ処理装置であるホストCPU50には、キー
ボード制御ユニット30から転送されたデータを受信す
るデータバス端子4.データバス端子4にデータを取り
込むためにインターフェイス装置20のゲートアレイ2
4ヘストロープ信号を送るストローブ信号送出端子5.
インターフェイス装置20をリセットする信号を出力す
るリセット端子3並びにインターフェイス装置20がキ
ーボード制御ユニット30からのデータ受信を完了した
ことを示す受信完了信号を受けるデータフル端子2から
なるキーボード制御ユニット30からのデータ受信に係
る端子が設けられる。さらに、ホス1−CPU50には
、コマンド送出用の端子として信号ケーブル40のクロ
ックライン42に接続された制御信号出力端子6とコマ
ンドデータをシリアルで出力するコマンドデータ端子1
とが設けられる。
転送を行なうデータ転送装置の回路構成を示す。ホスト
CPU50にインターフェイス装置20が接続され、こ
のインターフェイス装置20とキーボード装置のキーボ
ード制御ユニット30とがデータライン41とクロック
ライン42からなる信号ケーブル40を介して接続され
る。データ処理装置であるホストCPU50には、キー
ボード制御ユニット30から転送されたデータを受信す
るデータバス端子4.データバス端子4にデータを取り
込むためにインターフェイス装置20のゲートアレイ2
4ヘストロープ信号を送るストローブ信号送出端子5.
インターフェイス装置20をリセットする信号を出力す
るリセット端子3並びにインターフェイス装置20がキ
ーボード制御ユニット30からのデータ受信を完了した
ことを示す受信完了信号を受けるデータフル端子2から
なるキーボード制御ユニット30からのデータ受信に係
る端子が設けられる。さらに、ホス1−CPU50には
、コマンド送出用の端子として信号ケーブル40のクロ
ックライン42に接続された制御信号出力端子6とコマ
ンドデータをシリアルで出力するコマンドデータ端子1
とが設けられる。
キーボード制御ユニット30には、シリアルデータを出
力するデータ送出端子8.クロック信号を出力するクロ
ック信号送出端子10.ホス)CPU50から転送され
たコマンドデータを受信するコマンドデータ端子7並び
にクロックライン42のレベルを監視しホストCPU5
0の制御信号出力端子6からの信号を受ける制御端子9
が設けられる。上述の端子7.9は転送ゲー1−TGI
、TG3の出力側にそれぞれ接続され、端子8,10は
転送ゲー1−TG2.TG4の制御端子にそれぞれ接続
される。転送ゲートTG2.TG4は、制御端子がL”
レベルになると有効になる。
力するデータ送出端子8.クロック信号を出力するクロ
ック信号送出端子10.ホス)CPU50から転送され
たコマンドデータを受信するコマンドデータ端子7並び
にクロックライン42のレベルを監視しホストCPU5
0の制御信号出力端子6からの信号を受ける制御端子9
が設けられる。上述の端子7.9は転送ゲー1−TGI
、TG3の出力側にそれぞれ接続され、端子8,10は
転送ゲー1−TG2.TG4の制御端子にそれぞれ接続
される。転送ゲートTG2.TG4は、制御端子がL”
レベルになると有効になる。
インターフェイス装置20では、シフトレジスタ21は
キーボード制御ユニット30から送られる8ビツトのデ
ータをシフトインして記憶する。
キーボード制御ユニット30から送られる8ビツトのデ
ータをシフトインして記憶する。
このシフトレジスタ21は、インバータIN3を介して
キーボード制御ユニット30からのクロック信号を受け
、インバータIN4.INSを介して送られてくるキー
ボード制御ユニット30からのシリアルデータを順次シ
フトインして記憶する。
キーボード制御ユニット30からのクロック信号を受け
、インバータIN4.INSを介して送られてくるキー
ボード制御ユニット30からのシリアルデータを順次シ
フトインして記憶する。
シフトレジスタ21の8ビ′ソトの出力は、ゲートアレ
イ24を介してホストCPU50のデータバス端子4へ
送られる。ゲートアレイ24は、ホストCPU50の端
子5から与えられるストローブ信号により有効となる。
イ24を介してホストCPU50のデータバス端子4へ
送られる。ゲートアレイ24は、ホストCPU50の端
子5から与えられるストローブ信号により有効となる。
シフトレジスタ21のリセット端子は、ホストCPU5
0のリセット端子3に接続される。シフトレジスタ21
の8ビツトの出力のうちの先頭ビン)QHは、受信完了
を表わすフラグを形成するフリ7プフロツプ22のセッ
ト入力端子に接続される。このフリップフロップ22の
セット出力端子はフリップフロップ23のセット入力端
子に接続され、フリップフロップ22のリセット出力端
子はホストCPU50のデータフル端子2に接続される
。フリ7プフロフプ23のリセット出力は、ゲートG1
によりシフトレジスタ21とフリップフロップ22への
クロック信号の供給を禁止する。
0のリセット端子3に接続される。シフトレジスタ21
の8ビツトの出力のうちの先頭ビン)QHは、受信完了
を表わすフラグを形成するフリ7プフロツプ22のセッ
ト入力端子に接続される。このフリップフロップ22の
セット出力端子はフリップフロップ23のセット入力端
子に接続され、フリップフロップ22のリセット出力端
子はホストCPU50のデータフル端子2に接続される
。フリ7プフロフプ23のリセット出力は、ゲートG1
によりシフトレジスタ21とフリップフロップ22への
クロック信号の供給を禁止する。
信号ケーブル40のデータライン41は、インバータI
NSの出力側及び転送ゲートTG2の出力側とワイヤー
ドオア結合され、クロックライン42は、インバータI
N2の出力側及び転送ゲートTG4の出力側とワイヤー
ドオア結合される。
NSの出力側及び転送ゲートTG2の出力側とワイヤー
ドオア結合され、クロックライン42は、インバータI
N2の出力側及び転送ゲートTG4の出力側とワイヤー
ドオア結合される。
したがって、転送ゲートTG2..TG4の出力が“H
″レベルあってもインバータIN6; IN2の出力
が′L″レベルであれば、データライン41、クロック
ライン42は“L”レベルになり、キーボード制御ユニ
ット30の端子7,9も“L”レベルになる。
″レベルあってもインバータIN6; IN2の出力
が′L″レベルであれば、データライン41、クロック
ライン42は“L”レベルになり、キーボード制御ユニ
ット30の端子7,9も“L”レベルになる。
第2図はキーボード装置からホストCPU50へのデー
タ転送のタイミングチャートを示す。キーボード装置の
1つのキーを操作すると、キーボード制御ユニット30
はそのキーに対応したキーコードデータを発生して内部
のバッファメモリに一時的に記憶する。キーボード制御
ユニット30は、さらに、端子9に接続された転送ゲー
1−TG3の出力状態すなわちクロックライン42が”
H”レベルであるかどうかを検知し、転送ゲー1−TG
3の出力が”L”レベルであると、ホストCPU50か
ら転送されるコマンドデータの受信準備中であるかまた
は受信中であるので、ホスl−CPU50へのデータの
送信を待つ。
タ転送のタイミングチャートを示す。キーボード装置の
1つのキーを操作すると、キーボード制御ユニット30
はそのキーに対応したキーコードデータを発生して内部
のバッファメモリに一時的に記憶する。キーボード制御
ユニット30は、さらに、端子9に接続された転送ゲー
1−TG3の出力状態すなわちクロックライン42が”
H”レベルであるかどうかを検知し、転送ゲー1−TG
3の出力が”L”レベルであると、ホストCPU50か
ら転送されるコマンドデータの受信準備中であるかまた
は受信中であるので、ホスl−CPU50へのデータの
送信を待つ。
キーボード制御ユニット30の端子9が′H”レベルで
あると、データの送信が可能であり、端子10からクロ
ックライン42にクロック信号を出力するとともに、こ
のクロック信号と同期して端子8からデータライン41
ヘバツフアメモリに記憶したキーコードデータをシリア
ルで出力する。
あると、データの送信が可能であり、端子10からクロ
ックライン42にクロック信号を出力するとともに、こ
のクロック信号と同期して端子8からデータライン41
ヘバツフアメモリに記憶したキーコードデータをシリア
ルで出力する。
このキーコードデータのビット0の前の先頭ビットは、
他のビットより長いパルス幅のスタートパルスを形成す
る。端子8から出力されたキーコードデータは、転送ゲ
ートTG2.データライン41゜インバータIN4.I
NSを経てシフトレジスタ21のデータ入力端子に供給
される。一方、端子10から出力されたクロック信号は
、転送ゲートTG4.クロックライン42.インバータ
IN3゜ゲートG1を経てシフトレジスタ21のクロッ
ク端子に供給される。
他のビットより長いパルス幅のスタートパルスを形成す
る。端子8から出力されたキーコードデータは、転送ゲ
ートTG2.データライン41゜インバータIN4.I
NSを経てシフトレジスタ21のデータ入力端子に供給
される。一方、端子10から出力されたクロック信号は
、転送ゲートTG4.クロックライン42.インバータ
IN3゜ゲートG1を経てシフトレジスタ21のクロッ
ク端子に供給される。
シフトレジスタ21は、ゲートGlからのクロック信号
の立ち上りでデータ入力端子のキーコードデータを順次
シフトインして記憶し、8個目のクロックでスタートパ
ルスにもとづいて最下位ビットQHがセットされる。そ
して、9(回目のり西ツタでフリップフロップ22がセ
ットされ、このフリップフロップ22からホストCPU
50のデータフル端子2に信号痕η=側肛が与えられる
。
の立ち上りでデータ入力端子のキーコードデータを順次
シフトインして記憶し、8個目のクロックでスタートパ
ルスにもとづいて最下位ビットQHがセットされる。そ
して、9(回目のり西ツタでフリップフロップ22がセ
ットされ、このフリップフロップ22からホストCPU
50のデータフル端子2に信号痕η=側肛が与えられる
。
フリップフロップ22からの信号DATA FULLは
、さらに、ゲートG2.インバータINSを経てデータ
ライン41を強制的に“L”レベルにする。
、さらに、ゲートG2.インバータINSを経てデータ
ライン41を強制的に“L”レベルにする。
ホストCPU50は、端子2に与えられた信号面n]可
ユによって、インターフェイス装置20がキーボード装
置からのデータの受信を完了したことを検知し、端子5
にストローブ信号を出力する。このストローブ信号によ
りゲートアレイ24が開かれ、シフトレジスタ21のキ
ーコードデータがデータバス端子4を経てホストCPU
50へ取り込まれる。その後、ホスl−CPU50は、
端子3にリセット信号を出力し、シフトレジスタ21゜
フリップフロップ22.23がリセットされる。
ユによって、インターフェイス装置20がキーボード装
置からのデータの受信を完了したことを検知し、端子5
にストローブ信号を出力する。このストローブ信号によ
りゲートアレイ24が開かれ、シフトレジスタ21のキ
ーコードデータがデータバス端子4を経てホストCPU
50へ取り込まれる。その後、ホスl−CPU50は、
端子3にリセット信号を出力し、シフトレジスタ21゜
フリップフロップ22.23がリセットされる。
キーボード制御ユニット30は、キーコードデータの全
ビットを送出した後、データライン41が強制的に“L
”レベルにされることにより、転送ゲートTG1を介し
て端子7に与えられる信号によってインターフェイス装
置20がデータの受信を完了したことを検知し、端子8
の出力を“L゛レベルして次のデータ送信の準備に入る
。
ビットを送出した後、データライン41が強制的に“L
”レベルにされることにより、転送ゲートTG1を介し
て端子7に与えられる信号によってインターフェイス装
置20がデータの受信を完了したことを検知し、端子8
の出力を“L゛レベルして次のデータ送信の準備に入る
。
第3図はホストCPU50からキーボード装置へのデー
タ転送のタイミングチャートを示す、キーボード制御ユ
ニット30は、データの送信時以外には端子9すなわち
クロックライン42が“L”レベルであるかどうかすな
わちホストCPU50からのコマンド受信要求があるか
どうかを常に監視している。クロックライン42は、通
常は転送ゲートTG4が閉じられていることから“Hル
ベルである。また、キーボード装置からのデータの送信
時には、各パルスの送信後の一定時間t1の後にクロッ
クライン42が“L″レベルあるかどうか(通常は“H
”レベル)を検知して、ホストCPU50からのコマン
ド受信要求があるかどうかを監視する。
タ転送のタイミングチャートを示す、キーボード制御ユ
ニット30は、データの送信時以外には端子9すなわち
クロックライン42が“L”レベルであるかどうかすな
わちホストCPU50からのコマンド受信要求があるか
どうかを常に監視している。クロックライン42は、通
常は転送ゲートTG4が閉じられていることから“Hル
ベルである。また、キーボード装置からのデータの送信
時には、各パルスの送信後の一定時間t1の後にクロッ
クライン42が“L″レベルあるかどうか(通常は“H
”レベル)を検知して、ホストCPU50からのコマン
ド受信要求があるかどうかを監視する。
ホストCPU50は、キーボード装置からのデータの受
信中であるにもかかわらずコマンドデータの送信が必要
になると、端子6に“L”レベルのコマンド受信要求を
示す制御、信号を出力する。
信中であるにもかかわらずコマンドデータの送信が必要
になると、端子6に“L”レベルのコマンド受信要求を
示す制御、信号を出力する。
この制御信号は、インバータIN1.IN2を経てクロ
ックライン42を強制的に“L”レベルにする。さらに
、ホストCPU50は、インターフェイス装置20に対
してクロックサイクルの1サイクル以上の期間をおいて
端子3からリセット信号を与え、インターフェイス装置
20をリセットする。キーボード制御ユニット30は、
上述のデータ送信中の監視動作によりクロックライン4
2が“L”レベルであるのを検知すると、データ送信が
中断されたとして再送フラグをセットし、端子10を“
H”レベルにする。この処理によって、キーボード制御
ユニット30はホストCPU50からのコマンドデータ
の受信準備に入る。
ックライン42を強制的に“L”レベルにする。さらに
、ホストCPU50は、インターフェイス装置20に対
してクロックサイクルの1サイクル以上の期間をおいて
端子3からリセット信号を与え、インターフェイス装置
20をリセットする。キーボード制御ユニット30は、
上述のデータ送信中の監視動作によりクロックライン4
2が“L”レベルであるのを検知すると、データ送信が
中断されたとして再送フラグをセットし、端子10を“
H”レベルにする。この処理によって、キーボード制御
ユニット30はホストCPU50からのコマンドデータ
の受信準備に入る。
ホストcpus oは、一定時間後にコマンドデータを
端子1からシリアルで出力し、ゲートG2゜インパーク
IN6を経てデータライン41に送出する。このコマン
ドデータは、ビット数によって種々のコマンドを意味す
るデータであり、本実施例では3個のパルスで構成され
る。キーボード制御ユニット30は、ホストCPU50
がらのコマンドデータを転送ゲートTGI、端子7を介
して受信し、このコマンドデータのビット数をカウント
し、このカウント値に応じて予め定められたコマンドに
よる制御例えばランプ点灯を行なう、ホストcpuso
は、コマンドデータの送信が完了すると、一定時間後に
端子1.6を“H”レベルにして、コマンドデータの送
信が完了したことをキーボード装置に知らせる。
端子1からシリアルで出力し、ゲートG2゜インパーク
IN6を経てデータライン41に送出する。このコマン
ドデータは、ビット数によって種々のコマンドを意味す
るデータであり、本実施例では3個のパルスで構成され
る。キーボード制御ユニット30は、ホストCPU50
がらのコマンドデータを転送ゲートTGI、端子7を介
して受信し、このコマンドデータのビット数をカウント
し、このカウント値に応じて予め定められたコマンドに
よる制御例えばランプ点灯を行なう、ホストcpuso
は、コマンドデータの送信が完了すると、一定時間後に
端子1.6を“H”レベルにして、コマンドデータの送
信が完了したことをキーボード装置に知らせる。
キーボード制御ユニット30は、予め定められた一定時
間後に端子7,9が“H”レベルになることにより、ホ
ストCPU50からのコマンドデータの送信が完了した
ことを検知し、再びキーコードデータの送信へ移行する
。この時、先の再送フラグがセットされているので、パ
フファメモリのキーコードデータがはじめから送信され
ていないとして、再度上述の送信処理を行なう。
間後に端子7,9が“H”レベルになることにより、ホ
ストCPU50からのコマンドデータの送信が完了した
ことを検知し、再びキーコードデータの送信へ移行する
。この時、先の再送フラグがセットされているので、パ
フファメモリのキーコードデータがはじめから送信され
ていないとして、再度上述の送信処理を行なう。
〈発明の効果〉
以上説明したように、本発明においては、データライン
とクロックラインからなる2線式信号ラインによって2
つのデバイス間でデータ転送を行ない、一方のデバイス
からデータの送信中に他方のデバイスからデータ送信要
求が生じると、一方のデバイスのデータ送信を中断して
他方のデバイスからのデータ送信を行なうようにしたの
で、簡単な構成のハードウェア及びソフトウェアによっ
てデータの双方向伝送が可能になる。
とクロックラインからなる2線式信号ラインによって2
つのデバイス間でデータ転送を行ない、一方のデバイス
からデータの送信中に他方のデバイスからデータ送信要
求が生じると、一方のデバイスのデータ送信を中断して
他方のデバイスからのデータ送信を行なうようにしたの
で、簡単な構成のハードウェア及びソフトウェアによっ
てデータの双方向伝送が可能になる。
第1図は本発明実施例の構成を示す回路図、第2図と第
3図は本発明実施例の動作タイミングチャートである。 20・・−インターフェイス装置 30−・・キーボード制御ユニット 41・・・データライン 42−クロックライン 50−ホストcpu
3図は本発明実施例の動作タイミングチャートである。 20・・−インターフェイス装置 30−・・キーボード制御ユニット 41・・・データライン 42−クロックライン 50−ホストcpu
Claims (3)
- (1)データラインとクロックラインによって2つのデ
バイス間で同期式シリアルデータ転送を行なうデータ転
送装置において、上記2つのデバイスの第1のデバイス
が第2のデバイスへデータ転送を行なっている間に第2
のデバイスが第1のデバイスへのデータ転送を要求する
と第1のデバイスのデータ転送を中断させて第2のデバ
イスから第1のデバイスへのデータ転送を行なわせる手
段と、第1のデバイスが受信したデータの処理を終了す
ると先に中断した第1のデバイスから第2のデバイスへ
のデータ転送を行なわせる手段とを備えたことを特徴と
するデータ転送装置。 - (2)上記第2のデバイスのデータ転送要求は上記クロ
ックラインを所定の状態にすることにより行なう特許請
求の範囲第1項記載のデータ転送装置。 - (3)上記第1のデバイスは上記クロックラインが所定
の状態にあることで上記第2のデバイスのデータ転送要
求を検知し、第1のデバイスのデータ転送が完了してい
なければデータ転送を中断したことを示すフラグをセッ
トする特許請求の範囲第1項記載のデータ転送装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60143569A JPS623365A (ja) | 1985-06-28 | 1985-06-28 | データ転送方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60143569A JPS623365A (ja) | 1985-06-28 | 1985-06-28 | データ転送方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS623365A true JPS623365A (ja) | 1987-01-09 |
JPH0477940B2 JPH0477940B2 (ja) | 1992-12-09 |
Family
ID=15341800
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP60143569A Granted JPS623365A (ja) | 1985-06-28 | 1985-06-28 | データ転送方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS623365A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0628082A (ja) * | 1991-03-12 | 1994-02-04 | Internatl Business Mach Corp <Ibm> | コントローラ、通信インターフェース、およびデータ伝送を制御する方法 |
US7320257B2 (en) | 2003-05-22 | 2008-01-22 | Nsk Ltd. | Load measuring device for rolling bearing unit and load measuring rolling bearing unit |
-
1985
- 1985-06-28 JP JP60143569A patent/JPS623365A/ja active Granted
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0628082A (ja) * | 1991-03-12 | 1994-02-04 | Internatl Business Mach Corp <Ibm> | コントローラ、通信インターフェース、およびデータ伝送を制御する方法 |
US7320257B2 (en) | 2003-05-22 | 2008-01-22 | Nsk Ltd. | Load measuring device for rolling bearing unit and load measuring rolling bearing unit |
Also Published As
Publication number | Publication date |
---|---|
JPH0477940B2 (ja) | 1992-12-09 |
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