JPS6233458A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS6233458A JPS6233458A JP60174640A JP17464085A JPS6233458A JP S6233458 A JPS6233458 A JP S6233458A JP 60174640 A JP60174640 A JP 60174640A JP 17464085 A JP17464085 A JP 17464085A JP S6233458 A JPS6233458 A JP S6233458A
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- Japan
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- semiconductor device
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- diffusion
- thermal oxide
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、バイポーラ型半導体装置の製造方法に関する
。
。
従来のバイポーラ型半導体装置は、第３図に示すように
、ベース領域５の深さＸ ｊ ｃ、高濃度Ｎ型埋込層３
のせり上がりＸＡ、 Ｎ型エビタキ７ヤル眉４の残膜
厚ＸＢ等のプロセスパラメータが同一のバイポーラ−ト
ランジスタを同一シリコン基板１上に多数集積したもの
であった。
、ベース領域５の深さＸ ｊ ｃ、高濃度Ｎ型埋込層３
のせり上がりＸＡ、 Ｎ型エビタキ７ヤル眉４の残膜
厚ＸＢ等のプロセスパラメータが同一のバイポーラ−ト
ランジスタを同一シリコン基板１上に多数集積したもの
であった。
近年、ディジタル・アナログ混載の集積回路や、論理ゲ
ートに加えて、モータ駆動やスピーカ駆動が可能な高機
能、多機能の半導体装置が要求されている。このような
多機能半導体装置においては、一般に、論理ゲートから
なるディジタル部分の電源電圧は５■以下であるが、ア
ナログ回路部分は高８７Ｎ比を得るｔめに、また、モー
タ駆動部分やスピーカ駆動部分は、外部機器の仕様によ
シミ原電圧は９〜１２Ｖ と高くなってしまり。し友
がって、上述した従来のバイポーラ型半導体装置に於い
ては、同一基板上のバイポーラトランジスタのエミッタ
ーコレクタ間耐圧Ｅｌｖｏｘｏや、トランジスタのカッ
トオフ周波数１丁は全て同一トナっているので、多機能
半導体装置を同一基板上に構成する際は、各々の回路機
能に応じて各々に最適なバイポーラ・トランジスタを使
用することができないという欠点がある。
ートに加えて、モータ駆動やスピーカ駆動が可能な高機
能、多機能の半導体装置が要求されている。このような
多機能半導体装置においては、一般に、論理ゲートから
なるディジタル部分の電源電圧は５■以下であるが、ア
ナログ回路部分は高８７Ｎ比を得るｔめに、また、モー
タ駆動部分やスピーカ駆動部分は、外部機器の仕様によ
シミ原電圧は９〜１２Ｖ と高くなってしまり。し友
がって、上述した従来のバイポーラ型半導体装置に於い
ては、同一基板上のバイポーラトランジスタのエミッタ
ーコレクタ間耐圧Ｅｌｖｏｘｏや、トランジスタのカッ
トオフ周波数１丁は全て同一トナっているので、多機能
半導体装置を同一基板上に構成する際は、各々の回路機
能に応じて各々に最適なバイポーラ・トランジスタを使
用することができないという欠点がある。
本発明によるバイポーラ型半導体装置は、同一基板上に
、Ｎ＋埋込層のせ）上がり、Ｎ型エピタキシャル層の残
膜厚が各々異なる２種類以上のバイポーラ・トランジス
タを有する。しかも、これら異なるバイポーラ・トラン
ジスタは、Ｎ十埋込層を拡散定数の異なる２種類以上の
不純物によって形成することで得られ、その後の製造条
件は全て同一条件にしている。
、Ｎ＋埋込層のせ）上がり、Ｎ型エピタキシャル層の残
膜厚が各々異なる２種類以上のバイポーラ・トランジス
タを有する。しかも、これら異なるバイポーラ・トラン
ジスタは、Ｎ十埋込層を拡散定数の異なる２種類以上の
不純物によって形成することで得られ、その後の製造条
件は全て同一条件にしている。
次に本発明について図面を参照して説明する。
第１図は、本発明方法によって製造されたバイポーラ型
半導体装置の断面図である。図において１はＰ型の元の
ノリコン基板、２はＰ型接合分離層、３ａおよび３ｂは
各々異なるＮ型不純物、（例えばアンチモンとリン）Ｖ
Ｃよって形成され之高濃度へ型埋込層である。Ｘ ｊ
ｃはペース接合深さ、 ＸＡ１およびＸＡ２Ｖｉそれぞ
れ高濃度Ｎ型埋込層３ ａ、３ｂのせシ上が９、ＸＢｌ
及びＸＢ２ はＮ型エピタキシャル膚４ａ、４ｂの残膜
厚をあられしている。５ａ。
半導体装置の断面図である。図において１はＰ型の元の
ノリコン基板、２はＰ型接合分離層、３ａおよび３ｂは
各々異なるＮ型不純物、（例えばアンチモンとリン）Ｖ
Ｃよって形成され之高濃度へ型埋込層である。Ｘ ｊ
ｃはペース接合深さ、 ＸＡ１およびＸＡ２Ｖｉそれぞ
れ高濃度Ｎ型埋込層３ ａ、３ｂのせシ上が９、ＸＢｌ
及びＸＢ２ はＮ型エピタキシャル膚４ａ、４ｂの残膜
厚をあられしている。５ａ。
５ｂはバイポーラ−トランジスタのベース、５ａ。
６ｂはエミッタ、４ａ、４ｂはさ型エビタキクヤルコレ
クタ層である。
クタ層である。
第２図（ａ）〜（ｄ）はこのようなバイポーラ型半導体
装置の製造工程１１直の断面図である。まず、第２図（
ａ）に示すように、元のＰ型シリコン基板（ｔＪＡ〜Ｉ
Ｘ ｌ Ｏ”ｏｎ” ）１ 上ＱＣ熱酸化膜７を５０
００人成長させ、これを通常のフォトレジスト工程によ
りバターニングして、埋込アンチモン拡散（１０００℃
３時間、ρ５＝５００／口）を行い、埋込アンチモン層
３ａを形成する。つぎに第２図（匂と同様に、熱酸化膜
８を５０００人成長させ、バターニングして埋込リン拡
散（１，０００℃３０分、ρ３＝１０Ω／口）を行い、
埋込リン層３ｂを形成する。続いてエピタキシャル成長
（１２００℃、ρ＝１Ω・保、厚さ５μｍｒｒＬ）を行
い、第２図（Ｃ）のようにＮ型エピタキシャル層４を形
成する。この際、埋込リン層３ｂのオートドーピングに
よるせり上りは、埋込アンチモン層３ａより太きくなる
。つぎに第１図＠）のように、エピタキシャル層４の上
に熱酸化膜９を５０００人成長させ、バターニング後、
素子間分離のｍめ絶縁ボロン拡散および押込（１１００
℃１時間、ρ５−１０Ω／口）を行ない、Ｐ型分離層２
を形成する。
装置の製造工程１１直の断面図である。まず、第２図（
ａ）に示すように、元のＰ型シリコン基板（ｔＪＡ〜Ｉ
Ｘ ｌ Ｏ”ｏｎ” ）１ 上ＱＣ熱酸化膜７を５０
００人成長させ、これを通常のフォトレジスト工程によ
りバターニングして、埋込アンチモン拡散（１０００℃
３時間、ρ５＝５００／口）を行い、埋込アンチモン層
３ａを形成する。つぎに第２図（匂と同様に、熱酸化膜
８を５０００人成長させ、バターニングして埋込リン拡
散（１，０００℃３０分、ρ３＝１０Ω／口）を行い、
埋込リン層３ｂを形成する。続いてエピタキシャル成長
（１２００℃、ρ＝１Ω・保、厚さ５μｍｒｒＬ）を行
い、第２図（Ｃ）のようにＮ型エピタキシャル層４を形
成する。この際、埋込リン層３ｂのオートドーピングに
よるせり上りは、埋込アンチモン層３ａより太きくなる
。つぎに第１図＠）のように、エピタキシャル層４の上
に熱酸化膜９を５０００人成長させ、バターニング後、
素子間分離のｍめ絶縁ボロン拡散および押込（１１００
℃１時間、ρ５−１０Ω／口）を行ない、Ｐ型分離層２
を形成する。
この際の熱処理により、埋込リン層のせり上シＸＡ２は
約３μｍ、埋込アンチモン層のせシ上りＸＡ１は約１μ
ｍとなる。つぎに通常のバイポーラトランジスタプロセ
スによシ、第１図に示すようなベース層５ａ、５ｂ、ｘ
ミッタ、１ｉｉｉ５ａ、５ｂを形成し、Ｂ、Ｅ、Ｃの電
極を取シ出したバイポーラ半導体装置が得られる。
約３μｍ、埋込アンチモン層のせシ上りＸＡ１は約１μ
ｍとなる。つぎに通常のバイポーラトランジスタプロセ
スによシ、第１図に示すようなベース層５ａ、５ｂ、ｘ
ミッタ、１ｉｉｉ５ａ、５ｂを形成し、Ｂ、Ｅ、Ｃの電
極を取シ出したバイポーラ半導体装置が得られる。
このような本発明方法で製造され九トランジスタでは、
さ型エピタキシャル層の残膜厚ＸＢが大コレクタ間耐圧
ＢＶＯＢＯは太き（なるがカットオフ周波数は小ζくな
る。 Ｌ７ｔがって、大きい残膜厚ＸＢ１を有するバイ
ポーラトランジスタを多種機能半導体装置の高耐圧部分
に使用し、小さい残膜厚ＸＢ２を有するバイポーラトラ
ンジスタを高速部分に使用することで適材適所の最適設
計ができる。
さ型エピタキシャル層の残膜厚ＸＢが大コレクタ間耐圧
ＢＶＯＢＯは太き（なるがカットオフ周波数は小ζくな
る。 Ｌ７ｔがって、大きい残膜厚ＸＢ１を有するバイ
ポーラトランジスタを多種機能半導体装置の高耐圧部分
に使用し、小さい残膜厚ＸＢ２を有するバイポーラトラ
ンジスタを高速部分に使用することで適材適所の最適設
計ができる。
なお、上記実施例は、バイポーラ素子を含む半導体装置
について述べｔが、バイポーラ素子に限らず、例えば０
ＭＯ８素子とバイポーラ素子を混在させたような半導体
装置についても本発明が適用できる。また、実施例では
、高濃度埋込層は同じＮ型の場合について述べているが
、Ｐ型の場合もあシ、さらｖｃ、 ｐφＮ両者を含む場
合も可能なのはいうまでもない。
について述べｔが、バイポーラ素子に限らず、例えば０
ＭＯ８素子とバイポーラ素子を混在させたような半導体
装置についても本発明が適用できる。また、実施例では
、高濃度埋込層は同じＮ型の場合について述べているが
、Ｐ型の場合もあシ、さらｖｃ、 ｐφＮ両者を含む場
合も可能なのはいうまでもない。
以上説明したように、本発明は、バイポーラトランジス
タの高濃度Ｎ型埋込層を拡散定数の異なる２種類以上の
不純物によシ個別に形成することにより、同一シリコン
基板上ｖｃ、エミッタ・コレクタ間耐圧ＢＶＯＩＩＯや
カットオフ周波数ｆ！が各々異なる２種類以上のバイポ
ーラ・トランジスタを形成することができる。し友がっ
て、多機能半導体装置の各回路機能ｉＣＣ最冷デバイス
を提供できるという効果がある。
タの高濃度Ｎ型埋込層を拡散定数の異なる２種類以上の
不純物によシ個別に形成することにより、同一シリコン
基板上ｖｃ、エミッタ・コレクタ間耐圧ＢＶＯＩＩＯや
カットオフ周波数ｆ！が各々異なる２種類以上のバイポ
ーラ・トランジスタを形成することができる。し友がっ
て、多機能半導体装置の各回路機能ｉＣＣ最冷デバイス
を提供できるという効果がある。
第１図は本発明方法によシ製造され次バイポーラ型半導
体装置の断面図、第２図（ａ）〜（ｄ）は、＄１図の半
導体装置の製造工程順の断面図、第３図は従来のバイポ
ーラ型半導体装置の断面図である。 １・・・・・・元のＰ型シリコン基板、２・・・・・・
Ｐ型分離層ｂ ３ ＊ ３ ａ ＃ ３ ｂ・・
・・・・高濃度Ｎ型埋込層、４゜４ａ、４ｂ・・・・・
・Ｎｍエピタキミャルｉ、５，５ａ。 ５ｂ・・・・・・ベースＬ Ｌ ６ａ＊ ５ｂ・
・・・・・エミツタ層、？、８．９・・・・・・熱酸化
膜、ＸＡ・・・・・・埋込層のせυ上シ、ＸＢ・・・・
・・残膜厚。 ／″Ｊ＝ 代理人 弁理士 内 原 昔／゛（：。 磨３頂
体装置の断面図、第２図（ａ）〜（ｄ）は、＄１図の半
導体装置の製造工程順の断面図、第３図は従来のバイポ
ーラ型半導体装置の断面図である。 １・・・・・・元のＰ型シリコン基板、２・・・・・・
Ｐ型分離層ｂ ３ ＊ ３ ａ ＃ ３ ｂ・・
・・・・高濃度Ｎ型埋込層、４゜４ａ、４ｂ・・・・・
・Ｎｍエピタキミャルｉ、５，５ａ。 ５ｂ・・・・・・ベースＬ Ｌ ６ａ＊ ５ｂ・
・・・・・エミツタ層、？、８．９・・・・・・熱酸化
膜、ＸＡ・・・・・・埋込層のせυ上シ、ＸＢ・・・・
・・残膜厚。 ／″Ｊ＝ 代理人 弁理士 内 原 昔／゛（：。 磨３頂
Claims (1)
- 一導電型の元の半導体基板の複数箇所の上面から選択的
に反対導電型の高濃度不純物の拡散を行い、この高濃度
拡散層を含む元の基板上に反対導電型のエピタキシャル
層を形成することにより、前記エピタキシャル層を含む
半導体基板中に高濃度埋込層を形成することを含む半導
体装置の製造方法において、前記高濃度不純物の拡散は
、拡散定数の異なる２種類以上の不純物を個別に拡散す
ることにより、この拡散定数の違いによりその埋込深さ
を異ならしめることを特徴とする半導体装置の製造方法
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60174640A JPS6233458A (ja) | 1985-08-07 | 1985-08-07 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60174640A JPS6233458A (ja) | 1985-08-07 | 1985-08-07 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6233458A true JPS6233458A (ja) | 1987-02-13 |
Family
ID=15982125
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60174640A Pending JPS6233458A (ja) | 1985-08-07 | 1985-08-07 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6233458A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000294565A (ja) * | 1999-04-08 | 2000-10-20 | Seiko Instruments Inc | バイポ−ラトランジスタ及び半導体集積回路装置の製造方法 |
| JP2006054261A (ja) * | 2004-08-10 | 2006-02-23 | Sony Corp | 半導体集積回路、その製造方法および電子機器 |
-
1985
- 1985-08-07 JP JP60174640A patent/JPS6233458A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000294565A (ja) * | 1999-04-08 | 2000-10-20 | Seiko Instruments Inc | バイポ−ラトランジスタ及び半導体集積回路装置の製造方法 |
| JP2006054261A (ja) * | 2004-08-10 | 2006-02-23 | Sony Corp | 半導体集積回路、その製造方法および電子機器 |
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