JPH0582534A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH0582534A JPH0582534A JP24225291A JP24225291A JPH0582534A JP H0582534 A JPH0582534 A JP H0582534A JP 24225291 A JP24225291 A JP 24225291A JP 24225291 A JP24225291 A JP 24225291A JP H0582534 A JPH0582534 A JP H0582534A
- Authority
- JP
- Japan
- Prior art keywords
- emitter
- region
- base
- emitter region
- junction
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Bipolar Transistors (AREA)
Abstract
(57)【要約】
【目的】エミッタ・ベース間耐圧(BVEBO )を向上さ
せる。 【構成】真性エミッタ領域の外周に離間して取囲むフロ
ーティングエミッタ領域7を形成する。 【効果】エミッタ・ベース間に逆バイアスを与えた時、
真性エミッタ・ベース接合から空乏層は拡がりフローテ
ィングのエミッタ・ベース接合に到達する。更にフロー
ティングのエミッタ・ベース接合から空乏層は拡がり臨
界電界に達したとこで降伏現象が起こりBVEBO が決定
される。フローティングエミッタまでの電圧と深く形成
されたフローティングエミッタの曲率大によりBVEBO
は向上する。
せる。 【構成】真性エミッタ領域の外周に離間して取囲むフロ
ーティングエミッタ領域7を形成する。 【効果】エミッタ・ベース間に逆バイアスを与えた時、
真性エミッタ・ベース接合から空乏層は拡がりフローテ
ィングのエミッタ・ベース接合に到達する。更にフロー
ティングのエミッタ・ベース接合から空乏層は拡がり臨
界電界に達したとこで降伏現象が起こりBVEBO が決定
される。フローティングエミッタまでの電圧と深く形成
されたフローティングエミッタの曲率大によりBVEBO
は向上する。
Description
【0001】
【産業上の利用分野】本発明は半導体装置に関し、特に
バイポーラトランジスタに関する。
バイポーラトランジスタに関する。
【0002】
【従来の技術】従来のバイポーラトランジスタは、エミ
ッタ接地電流増幅率(hFE)が高い、遮断周波数
(fT )が高い、等の特徴をもっており、半導体集積回
路(IC)では多用されている。
ッタ接地電流増幅率(hFE)が高い、遮断周波数
(fT )が高い、等の特徴をもっており、半導体集積回
路(IC)では多用されている。
【0003】図3は従来の半導体装置の一例を示す断面
図である。
図である。
【0004】図3に示すように、1はP- 型シリコン基
板、2はN型埋込層、3はN- 型エピタキシャル層、4
はN+ 型コレクタ領域、5はP型ベース領域、6はN+
型エミッタ領域、9は絶縁膜、10はコレクタ電極、1
1はベース電極、12はエミッタ電極である。
板、2はN型埋込層、3はN- 型エピタキシャル層、4
はN+ 型コレクタ領域、5はP型ベース領域、6はN+
型エミッタ領域、9は絶縁膜、10はコレクタ電極、1
1はベース電極、12はエミッタ電極である。
【0005】ここで、エミッタ・ベース間耐圧BVEBO
はエミッタ・ベース接合の深さ及びP型ベース領域5の
表面濃度で決定される。
はエミッタ・ベース接合の深さ及びP型ベース領域5の
表面濃度で決定される。
【0006】
【発明が解決しようとする課題】近年、ICにおいては
機能の取り込みによる高集積化、及び動作電流の低減に
よりバイポーラトランジスタの素子サイズは縮小され縦
構造も縮小し各接合深さが浅くなってきている。特性と
しては接合面積の縮小に伴い容量の低減、fT の向上が
図られ高周波特性が改善されている。ところが接合が浅
くなるにつれエミッタ・ベース間耐圧(BVEBO),エ
ミッタ・コレクタ間耐圧(BVCEO ),ベース・コレク
タ間耐圧(BVCBO )が低下してきている。特にBV
EBO に関してはベース・コレクタ接合が浅くかつ比較的
ベース領域の濃度が高くなり、更にエミッタ・ベース接
合が浅くなり3〜4Vと低下している。ICの入力とし
てNPNトランジスタのベース端子が使用されている例
があり、ベース端子に順方向のバイアス以外に逆方向の
バイアスが与えられICを動作させない状態を維持する
事も必要となり、通常5V程度の耐圧が必要である。す
なわち、従来のバイポーラトランジスタのBVEBO では
耐圧が不足してきている。
機能の取り込みによる高集積化、及び動作電流の低減に
よりバイポーラトランジスタの素子サイズは縮小され縦
構造も縮小し各接合深さが浅くなってきている。特性と
しては接合面積の縮小に伴い容量の低減、fT の向上が
図られ高周波特性が改善されている。ところが接合が浅
くなるにつれエミッタ・ベース間耐圧(BVEBO),エ
ミッタ・コレクタ間耐圧(BVCEO ),ベース・コレク
タ間耐圧(BVCBO )が低下してきている。特にBV
EBO に関してはベース・コレクタ接合が浅くかつ比較的
ベース領域の濃度が高くなり、更にエミッタ・ベース接
合が浅くなり3〜4Vと低下している。ICの入力とし
てNPNトランジスタのベース端子が使用されている例
があり、ベース端子に順方向のバイアス以外に逆方向の
バイアスが与えられICを動作させない状態を維持する
事も必要となり、通常5V程度の耐圧が必要である。す
なわち、従来のバイポーラトランジスタのBVEBO では
耐圧が不足してきている。
【0007】本発明の目的は、素子の特性を変えること
なく高耐圧の半導体装置を提供する事にある。
なく高耐圧の半導体装置を提供する事にある。
【0008】
【課題を解決するための手段】本発明の半導体装置は、
一導電型半導体基板の一主面に設けた逆導電型埋込層
と、前記埋込層を含む表面に設けた逆導電型のエピタキ
シャル層と、前記エピタキシャル層の表面に設けた一導
電型のベース領域と、前記ベース領域内に設けた真性エ
ミッタ領域と、前記ベース領域内の前記真性エミッタ領
域の周囲を取囲み且つ離間して設けた真性エミッタ領域
よりも深い接合面を有するフローティングエミッタ領域
とを有する。
一導電型半導体基板の一主面に設けた逆導電型埋込層
と、前記埋込層を含む表面に設けた逆導電型のエピタキ
シャル層と、前記エピタキシャル層の表面に設けた一導
電型のベース領域と、前記ベース領域内に設けた真性エ
ミッタ領域と、前記ベース領域内の前記真性エミッタ領
域の周囲を取囲み且つ離間して設けた真性エミッタ領域
よりも深い接合面を有するフローティングエミッタ領域
とを有する。
【0009】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【0010】図1(a),(b)は本発明の第1の実施
例を示す切欠平面図及びA−A′線断面図である。
例を示す切欠平面図及びA−A′線断面図である。
【0011】図1(a),(b)に示すように、不純物
濃度が1014〜1016cm-3のP- 型シリコン基板1の
表面にスピンオン法により選択的にアンチモンを含むS
iO2 の粉末を塗布し、その後1200℃の温度で熱処
理してアンチモンをP- 型シリコン基板1に拡散させシ
ート抵抗(ρS )が20〜30Ω/□のN型の埋込層2
を深く形成する。次に、埋込層2を含む表面に不純物濃
度が1014〜1016cm-3のN- 型エピタキシャル層3
を形成する。次にエピタキシャル層3の表面にリンを選
択的に拡散して埋込層2に到達するシート抵抗が5〜1
5Ω/□のN+型コレクタ領域4を形成し、その後ホウ
素イオンを選択的にイオン注入しシート抵抗が500〜
1000Ω/□で接合深さが0.8〜1.0μmのベー
ス領域5を形成する。次に、ベース領域5の表面にリン
イオンを選択的にイオン注入し、シート抵抗が50〜2
00Ω/□で接合深さが0.6μmの環状のエミッタ第
2領域7を形成した後選択的にリンイオンをイオン注入
してシート抵抗が5〜10Ω/□,接合深さ0.4μm
のエミッタ第1領域6をエミッタ第2領域7の内側に1
μm離間させて形成する。次に、表面に設けた絶縁膜9
にコレクタ,ベース,エミッタ第2領域のみの各コンタ
クト孔を設け、それぞれにコレクタ電極10,ベース電
極11,エミッタ電極12を形成する。
濃度が1014〜1016cm-3のP- 型シリコン基板1の
表面にスピンオン法により選択的にアンチモンを含むS
iO2 の粉末を塗布し、その後1200℃の温度で熱処
理してアンチモンをP- 型シリコン基板1に拡散させシ
ート抵抗(ρS )が20〜30Ω/□のN型の埋込層2
を深く形成する。次に、埋込層2を含む表面に不純物濃
度が1014〜1016cm-3のN- 型エピタキシャル層3
を形成する。次にエピタキシャル層3の表面にリンを選
択的に拡散して埋込層2に到達するシート抵抗が5〜1
5Ω/□のN+型コレクタ領域4を形成し、その後ホウ
素イオンを選択的にイオン注入しシート抵抗が500〜
1000Ω/□で接合深さが0.8〜1.0μmのベー
ス領域5を形成する。次に、ベース領域5の表面にリン
イオンを選択的にイオン注入し、シート抵抗が50〜2
00Ω/□で接合深さが0.6μmの環状のエミッタ第
2領域7を形成した後選択的にリンイオンをイオン注入
してシート抵抗が5〜10Ω/□,接合深さ0.4μm
のエミッタ第1領域6をエミッタ第2領域7の内側に1
μm離間させて形成する。次に、表面に設けた絶縁膜9
にコレクタ,ベース,エミッタ第2領域のみの各コンタ
クト孔を設け、それぞれにコレクタ電極10,ベース電
極11,エミッタ電極12を形成する。
【0012】この構成によれば、NPNトランジスタが
能動状態として動作している時、すなわち、エミッタ・
ベース接合が順バイアスとなっている時はエミッタ第1
領域6が本来のエミッタ・ベース接合となりhFE,fT
はこの構造で決定する。又、エミッタ・ベース接合が逆
バイアスとなりNPNトランジスタが遮断状態となった
時は、エミッタ第1領域6のエミッタ・ベース接合から
空乏層が拡がり、例えば電圧V1 でエミッタ第2領域7
へ到達するとフローティングとなっていたエミッタ第2
領域7がV1 でバイアスされ更に逆バイアスを増加させ
るとエミッタ第2領域7から空乏層が拡がり、エミッタ
第2領域7の接合深さで決定されるアバランシェ降伏電
圧V2 でBVEBO が決定する。即ちBVEBO =V1 +V
2 となり、従来のNPNトランジスタよりV1 及び接合
深さが深くでき、耐圧が向上した分BVEBO を高くする
事ができる。
能動状態として動作している時、すなわち、エミッタ・
ベース接合が順バイアスとなっている時はエミッタ第1
領域6が本来のエミッタ・ベース接合となりhFE,fT
はこの構造で決定する。又、エミッタ・ベース接合が逆
バイアスとなりNPNトランジスタが遮断状態となった
時は、エミッタ第1領域6のエミッタ・ベース接合から
空乏層が拡がり、例えば電圧V1 でエミッタ第2領域7
へ到達するとフローティングとなっていたエミッタ第2
領域7がV1 でバイアスされ更に逆バイアスを増加させ
るとエミッタ第2領域7から空乏層が拡がり、エミッタ
第2領域7の接合深さで決定されるアバランシェ降伏電
圧V2 でBVEBO が決定する。即ちBVEBO =V1 +V
2 となり、従来のNPNトランジスタよりV1 及び接合
深さが深くでき、耐圧が向上した分BVEBO を高くする
事ができる。
【0013】図2(a),(b)は本発明の第2の実施
例を示す切欠平面図及びB−B′線断面図である。
例を示す切欠平面図及びB−B′線断面図である。
【0014】図2(a),(b)に示すように、エミッ
タ第2領域7の外周に1μm程度離間してエミッタ第3
領域8を形成した以外は第1の実施例と同様の構成を有
しており、この構成においてはエミッタ第3領域8の接
合深さで決定されるアバランシェェ降伏電圧で最終的な
BVEBO が決定される。エミッタ第2領域7からエミッ
タ第3領域8に空乏層が到達する電圧をV2 ,エミッタ
第3領域8のアバランシェ降伏電圧をV3 とすると、B
VEBO =V1 +V2 +V3 となり、更にBVEBO を高く
する事ができる。
タ第2領域7の外周に1μm程度離間してエミッタ第3
領域8を形成した以外は第1の実施例と同様の構成を有
しており、この構成においてはエミッタ第3領域8の接
合深さで決定されるアバランシェェ降伏電圧で最終的な
BVEBO が決定される。エミッタ第2領域7からエミッ
タ第3領域8に空乏層が到達する電圧をV2 ,エミッタ
第3領域8のアバランシェ降伏電圧をV3 とすると、B
VEBO =V1 +V2 +V3 となり、更にBVEBO を高く
する事ができる。
【0015】
【発明の効果】以上説明したように本発明は、真性のエ
ミッタ領域の外周に離間して設けた環状のフローティン
グのエミッタ領域を備えることにより、エミッタ・ベー
ス接合に逆バイアスが与えられた場合、空乏層がフロー
ティングのエミッタ領域に到達し電界を緩和できフロー
ティングのエミッタ領域でアバランシェ降伏を起こさせ
ることでアバランシェ降伏電圧を高めBVEBO を向上さ
せることができるという効果を有する。
ミッタ領域の外周に離間して設けた環状のフローティン
グのエミッタ領域を備えることにより、エミッタ・ベー
ス接合に逆バイアスが与えられた場合、空乏層がフロー
ティングのエミッタ領域に到達し電界を緩和できフロー
ティングのエミッタ領域でアバランシェ降伏を起こさせ
ることでアバランシェ降伏電圧を高めBVEBO を向上さ
せることができるという効果を有する。
【0016】又、能動状態ではフローティングのエミッ
タはトランジスタ動作しない為本来の特性が損なわれる
事がない。
タはトランジスタ動作しない為本来の特性が損なわれる
事がない。
【図1】本発明の第1の実施例を示す切欠平面図及びA
−A′線断面図。
−A′線断面図。
【図2】本発明の第2の実施例を示す切欠平面図及びB
−B′線断面図。
−B′線断面図。
【図3】従来の半導体装置の一例を示す断面図。
1 P- 型シリコン基板 2 埋込層 3 エピタキシャル層 4 コレクタ領域 5 ベース領域 6 真性エミッタ領域 7,8 フローティングエミッタ領域 9 絶縁膜 10 コレクタ電極 11 ベース電極 12 エミッタ電極
Claims (1)
- 【請求項1】 一導電型半導体基板の一主面に設けた逆
導電型埋込層と、前記埋込層を含む表面に設けた逆導電
型のエピタキシャル層と、前記エピタキシャル層の表面
に設けた一導電型のベース領域と、前記ベース領域内に
設けた真性エミッタ領域と、前記ベース領域内の前記真
性エミッタ領域の周囲を取囲み且つ離間して設けた真性
エミッタ領域よりも深い接合面を有するフローティング
エミッタ領域とを有することを特徴とする半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP24225291A JPH0582534A (ja) | 1991-09-24 | 1991-09-24 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP24225291A JPH0582534A (ja) | 1991-09-24 | 1991-09-24 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0582534A true JPH0582534A (ja) | 1993-04-02 |
Family
ID=17086510
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP24225291A Pending JPH0582534A (ja) | 1991-09-24 | 1991-09-24 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0582534A (ja) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8148748B2 (en) | 2007-09-26 | 2012-04-03 | Stmicroelectronics N.V. | Adjustable field effect rectifier |
CN102664191A (zh) * | 2012-05-16 | 2012-09-12 | 清华大学 | 嵌入式外延外基区双极晶体管及其制备方法 |
US9029921B2 (en) | 2007-09-26 | 2015-05-12 | Stmicroelectronics International N.V. | Self-bootstrapping field effect diode structures and methods |
US9048308B2 (en) | 2007-09-26 | 2015-06-02 | Stmicroelectronics International N.V. | Regenerative building block and diode bridge rectifier and methods |
DE102014118590A1 (de) | 2013-12-20 | 2015-06-25 | Fanuc Corporation | Rotor mit Magneten für einen Elektromotor, Elektromotor und Verfahren zur Herstellung des Rotors |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5250174A (en) * | 1975-10-20 | 1977-04-21 | Matsushita Electronics Corp | Negative resistance element |
-
1991
- 1991-09-24 JP JP24225291A patent/JPH0582534A/ja active Pending
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5250174A (en) * | 1975-10-20 | 1977-04-21 | Matsushita Electronics Corp | Negative resistance element |
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8148748B2 (en) | 2007-09-26 | 2012-04-03 | Stmicroelectronics N.V. | Adjustable field effect rectifier |
US9012954B2 (en) | 2007-09-26 | 2015-04-21 | STMicroelectronics International B.V. | Adjustable field effect rectifier |
US9029921B2 (en) | 2007-09-26 | 2015-05-12 | Stmicroelectronics International N.V. | Self-bootstrapping field effect diode structures and methods |
US9048308B2 (en) | 2007-09-26 | 2015-06-02 | Stmicroelectronics International N.V. | Regenerative building block and diode bridge rectifier and methods |
CN102664191A (zh) * | 2012-05-16 | 2012-09-12 | 清华大学 | 嵌入式外延外基区双极晶体管及其制备方法 |
CN102664191B (zh) * | 2012-05-16 | 2014-10-15 | 清华大学 | 嵌入式外延外基区双极晶体管及其制备方法 |
DE102014118590A1 (de) | 2013-12-20 | 2015-06-25 | Fanuc Corporation | Rotor mit Magneten für einen Elektromotor, Elektromotor und Verfahren zur Herstellung des Rotors |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JPH0729914A (ja) | バイポーラ電力トランジスタ及びその製造方法 | |
JPH0582534A (ja) | 半導体装置 | |
JPH0499328A (ja) | バイポーラトランジスタ | |
JP2729059B2 (ja) | 半導体装置 | |
JPS63175463A (ja) | バイmos集積回路の製造方法 | |
JPH10189755A (ja) | 半導体装置及びその製造方法 | |
JPS6241427B2 (ja) | ||
JPH02276272A (ja) | 半導体装置 | |
JPS61207065A (ja) | 縦型pnpトランジスタ | |
WO1994027324A1 (en) | A lateral bipolar transistor with variable base width and a method for controlling the base width | |
JP3068510B2 (ja) | 半導体装置 | |
JP3135615B2 (ja) | 半導体装置及びその製造方法 | |
JP3143874B2 (ja) | 半導体装置及びその製造方法 | |
JPH0695522B2 (ja) | 半導体装置の製造方法 | |
JPS6058655A (ja) | 半導体集積回路装置 | |
JPS6031105B2 (ja) | 半導体装置 | |
JPH0629374A (ja) | 半導体集積回路装置 | |
JPS61111575A (ja) | 半導体装置 | |
JPS6266672A (ja) | 半導体装置 | |
JPH06196638A (ja) | 半導体装置 | |
JPH10172980A (ja) | 半導体装置及びその製造方法 | |
JPH0828374B2 (ja) | 三重拡散型トランジスタ | |
JPH04180672A (ja) | 半導体集積回路 | |
JPH0294527A (ja) | 半導体装置 | |
JPS6393154A (ja) | 半導体装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19980310 |