JPS6232376A - Inspection device - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。(57) [Summary] This bulletin contains application data before electronic filing, so abstract data is not recorded.

Description

【発明の詳細な説明】 ［技術分野］ この発明は電気回路を検査するためのシステムに関する
もので、特に、そのようなシスーテムに利用されるサイ
ン（ｓｉｇｎａｔｕｒｅ）分析素子の改良に関するもの
である。DETAILED DESCRIPTION OF THE INVENTION TECHNICAL FIELD This invention relates to systems for testing electrical circuits, and more particularly to improvements in signature analysis elements utilized in such systems.

［背景技術］ デジタル回路を検査する既知のシステムはサイン分析素
子を含む。そのような素子は検査中のユニット（以下Ｕ
ＵＴと呼ぶ）の接続点で検出されるデジタル信号または
ビットの流れを、検出されたデジタル信号を表わすデジ
タルサインに変換し、典型的にはこの目的のためにフィ
ードバックシフトレジスタを利用する。BACKGROUND OF THE INVENTION Known systems for testing digital circuits include signature analysis elements. Such elements are part of the unit under test (hereinafter U
A digital signal or bit stream detected at a connection point of a UT (referred to as a UT) is converted into a digital signature representing the detected digital signal, typically utilizing a feedback shift register for this purpose.

典型的なサイン分析素子はクロック動作の間隔で、入力
デジタル信号の各ビットまたはビットの流れをそれの現
在のデジタル状態を表わすレジスタの種々のビットと組
合わせるために、シフトレジスタで実現の状態機械を利
用する。特に、そのようなシフトレジスタは適切なフィ
ードバック接続が設けられており、そのためそれの種々
のセルでのビットは２進算の規則に従って入力ビットに
組合わせされている。その結果、デジタル信号のビット
と先行のビットの選択されたものとの組合わせが提供さ
れ、検査中の接続点で特定の入力シーケンスに対するＵ
ＵＴの応答を表わす「サイン」を形成する。A typical sign analysis element uses a state machine implemented in a shift register to combine, at intervals of a clock operation, each bit or stream of bits of an input digital signal with various bits of a register representing its current digital state. Take advantage of. In particular, such a shift register is provided with suitable feedback connections so that the bits in its various cells are combined with the input bits according to the rules of binary arithmetic. As a result, a combination of the bits of the digital signal and a selected one of the preceding bits is provided, and the U for a particular input sequence at the connection point under test is
Form a "signature" representing the UT's response.

こうして、サイン分析素子はデータの流れを正確に特徴
づけるワードまたはサインを発生させる。Thus, the signature analysis element generates words or signatures that accurately characterize the data flow.

ＵＵＴの種々の検査地点または接続点でｊ′７られるそ
のようなサインは、検査の目的に合わせて識別され、か
つ特徴づけされる。適切に動作する接続点からのサイン
はＵＵＴの接続点から得られる信号のサインと後で比較
するために記録される。観察されたサインと前もって記
録されたづインとの比較は、システムのユーザがＵ　Ｕ
　Ｔが適切に動作しているかいないかを決定し、モして
ＵＵＴのいかなる欠陥回路または接続点をも突きとめる
ことを可能にする。Such signatures at various test points or connection points of the UUT are identified and characterized for testing purposes. The signature from a properly operating connection point is recorded for later comparison with the signal signature obtained from the UUT connection point. Comparisons between observed signatures and previously recorded signatures are performed by users of the system
It determines whether the UUT is working properly or not and allows the user to locate any defective circuits or connections on the UUT.

サイン分析素子の典型は、サイン発生器に用いられるフ
ィードバックレジスタが予め定められたクロック動作の
間隔でデジタルデータを受取るためにトリガされる形態
である。しかしながら、先行技術でのサイン分析素子の
使用に゛おいて、サイン発生器は典型的には同期クロッ
ク信号の周波数によって短期の信号に応答することを妨
げられる。A typical sign analysis element is of the form in which a feedback register used in a sign generator is triggered to receive digital data at predetermined clocking intervals. However, in the use of sign analysis elements in the prior art, the sign generator is typically prevented from responding to short-term signals by the frequency of the synchronous clock signal.

特に、先行技術の信号発生器はクロックパルス信号の立
上がり端縁によってデータを受取るためにトリガされる
。あるいは、そのような発生器はクロック信号の立下が
り端縁によってトリガされる。In particular, prior art signal generators are triggered to receive data by the rising edge of a clock pulse signal. Alternatively, such a generator is triggered by the falling edge of the clock signal.

こうしてそのようなサイン発生器はクロック周波数で検
出されるような十分に低い周波数でデータレベルの礎化
が起こる場合にのみ信頼性がある。Thus, such a sign generator is reliable only if the data level build-up occurs at a sufficiently low frequency that it can be detected at the clock frequency.

こうして、より高い周波数での信号の変化は信頼性をも
っては検出されないかもしれない。Thus, changes in the signal at higher frequencies may not be reliably detected.

したがって、先行技術においてより高い周波数信号の検
出を可能にするために、特に、検査システムの高価な修
正および訂正をすることなしに、迅速に変化する信号の
検出を可能にするために、サイン分析素子の改良の必要
性がある。Therefore, in order to enable the detection of higher frequency signals in the prior art, in particular to enable the detection of rapidly changing signals without expensive modifications and corrections of the inspection system, signature analysis There is a need to improve the device.

その上、先行技術の検査システムはデータ信号をクロッ
ク動作で受入れそして分析する動作をするので、サイン
発生器をトリガさせるために用いられるクロック信号の
遷移と実質的に同時にまたは時間的に近接してデータが
遷移を行なう場合には信頼できないデータが得られるか
もしれない。Moreover, prior art test systems operate to clock data signals and analyze them so that they are substantially simultaneously or in close temporal proximity to the transitions of the clock signal used to trigger the sign generator. Unreliable data may be obtained if the data undergoes transitions.

２つの信号のそのような同時またはほとんど同時の遷移
は、結果が不確実で、そして特定の回路地点で２つの信
号のどちらが最初に完了または最初に検出されるかに依
存する乱調状態を導く。構成要素の老化に鑑み、そして
さらに温度およびその他の環境条件の変化に鑑みて、乱
調状態が存在するサイン分析は１つの検査条件下で１つ
の結果を提供し、そして第２の検査条件で反対の結果を
提供するかもしれず、一方、ＵＵＴは２つの条件下で同
レベルの性能で機能する可能性がある。Such simultaneous or near-simultaneous transitions of the two signals lead to a disorder condition in which the outcome is uncertain and depends on which of the two signals completes or is detected first at a particular circuit point. In view of the aging of the components, and also in view of changes in temperature and other environmental conditions, a signature analysis in which a disturbance condition exists will provide one result under one test condition and the opposite under a second test condition. results, while the UUT may perform with the same level of performance under the two conditions.

従って、先行技術においてさらに、回路検査の反復性が
あり信頼性のある結果を提供するために、クロックとデ
ータ信号の間の乱調状態の導入を避ける改良されたサイ
ン分析素子を提供する必要がある。Therefore, there is a further need in the prior art to provide an improved sign analysis element that avoids introducing disturbance conditions between clock and data signals in order to provide repeatable and reliable results for circuit testing. .

したがって、この発明の目的は、先行技術の困難さを克
服するサイン分析素子を利用する電気回路のための検査
システムを提供することである。It is therefore an object of the present invention to provide a testing system for electrical circuits utilizing signature analysis elements that overcomes the difficulties of the prior art.

この発明のより特定の目的は、入ってくるデータが分析
のためにクロック信号の周波数よりも高い周波数で受取
られるサイン分析素子を提供する二とである。A more particular object of the invention is to provide a signature analysis element in which incoming data is received for analysis at a higher frequency than the frequency of the clock signal.

この発明の別の目的は、入ってくるデータがクロック信
号の２倍の周波数で受取られ、そして分析されるサイン
分析素子を提供することである。Another object of the invention is to provide a signature analysis element in which incoming data is received and analyzed at twice the frequency of the clock signal.

この発明のさらに他の目的は、サイン分析素子がそれに
与えられるクロック信号の立上がり端縁および立下がり
端縁で入ってくるデータ信号を受取るためにトリガされ
る電気デジタル回路のための検査システムを提供するこ
とである。Yet another object of the invention is to provide a test system for electrical digital circuits in which a signature analysis element is triggered to receive incoming data signals on the rising and falling edges of a clock signal applied thereto. It is to be.

この発明の付加的な目的は、入ってくるデータとクロッ
ク信号の間の乱調状態が克服されるデジタル電気回路の
ための検査システムを提供することである。An additional object of the invention is to provide a test system for digital electrical circuits in which disturbance conditions between incoming data and clock signals are overcome.

この発明のさらに特定の目的は、クロック信号と信号発
生器に入ってくるデータ信号との間の乱調をクロックと
データ信号の１つまたは両方の信号経路にユーザによる
可変の遅延を提供することによってなくすための構造上
の配置を提供することである。A more particular object of the invention is to eliminate disturbances between the clock signal and the data signal entering the signal generator by providing a user variable delay in the signal path of one or both of the clock and data signals. The purpose is to provide a structural arrangement to eliminate this problem.

［発明の開示］ この発明の付加的な目的は、一部は以下に続く説明で述
べられ、一部は当業者にとっては以下の検討をすること
でより明らかになり、またはこの発明の実施によって理
解されるであろう。この発明の目的と利点は、特に添付
の特許請求の範囲に指摘された手段および組合わせによ
って認識され、そして理解されるであろう。DISCLOSURE OF THE INVENTION Additional objects of this invention will be set forth in part in the description that follows, and in part will become more apparent to those skilled in the art upon consideration of the following, or will become apparent to those skilled in the art by practice of the invention. It will be understood. The objects and advantages of the invention will be realized and understood by the instrumentalities and combinations particularly pointed out in the appended claims.

前述およびその他の目的を達成するために、そしてここ
で具体化されそして広く説明された、この発明の目的に
従って、検査中の電気回路の回路接続点で観察される信
号と、予め定められた回路への入力が期待されるその接
続点での応答との比較のためのサイン手段を含む、検査
装置の改良が提供される。改良された検査装置はクロッ
ク信号とサイン手段へのデータ信号入力との間の乱調状
態をなくすための手段を含む。さらに、乱調をなくす手
段の調整を可能にするための手段が設けられている。To achieve the foregoing and other objects, and in accordance with the objects of the present invention as embodied and broadly described herein, the signals observed at the circuit connection points of the electrical circuit under test and the predetermined circuit An improvement is provided for a test device that includes signature means for comparison with the response at that connection point where an input is expected. The improved test system includes means for eliminating disturbance conditions between the clock signal and the data signal input to the sign means. Furthermore, means are provided for making it possible to adjust the means for eliminating disturbances.

この発明のより特定の局面において、調整手段はサイン
手段に関連した信号経路に接続された、ユーザに制御さ
れた遅延を含む。その遅延は好ましくは、クロックとデ
ータ信号の間の相対的なタイミングのユーザに制御され
る調整を提供するために、クロックまたはデータ信号径
路の１つまたは両方に接続された、ユーザに制御される
可変の遅延である。In a more particular aspect of the invention, the adjustment means includes a user-controlled delay connected to the signal path associated with the signature means. The delay is preferably a user-controlled signal connected to one or both of the clock or data signal paths to provide user-controlled adjustment of the relative timing between the clock and data signals. It is a variable delay.

クロックとサイン手段へのデータ信号入力の間の乱調状
態をなくすための手段は、サイン手段の中に設けられた
内部の乱調をなくす手段に加えて設けられてもよい。そ
のような内部の乱調をなくす手段は、サイン手段の内部
の回路形態によって引き起こされる乱調状態をなくす。Means for eliminating disturbance conditions between the clock and the data signal input to the sign means may be provided in addition to the internal disturbance elimination means provided within the sign means. Means for eliminating such internal disturbances eliminate disturbance conditions caused by the internal circuitry of the sign means.

こうして、この発明の改良はクロックおよび信号データ
に影響を及ぼす外部条件によって発生される乱調状態を
なくす。Thus, the improvements of the present invention eliminate disturbance conditions caused by external conditions affecting clock and signal data.

この発明の別の特徴は、分析のためのクロック信号の所
与の間隔の間、サイン手段への情報入力の量を増すため
の構造を提供する。Another feature of the invention provides a structure for increasing the amount of information input to the signing means during a given interval of the clock signal for analysis.

この発明の１つの局面は、乱調をなくす配置に関連した
そのような増加を提供する。別の局面では、サイン手段
に提供された情報を増加させるための手段と、クロック
動作の間隔の間、何度もデータを受取るためにサイン手
段をトリガさせるための手段とを組合わせる。One aspect of the invention provides such an increase in conjunction with an arrangement that eliminates disturbances. Another aspect combines means for increasing the information provided to the signing means with means for triggering the signing means to receive data multiple times during an interval of clocking.

好ましくは、トリガ手段はクロック動作の間隔の間、そ
れぞれ第１および第２の予め定められた時間で、サイン
手段をトリガさせるための第１および第２の手段を含む
。Preferably, the triggering means includes first and second means for triggering the signature means at first and second predetermined times, respectively, during the clocking interval.

この発明の１つの局面に従えば、第１および第２の手段
はクロックパルス信号の立上がりおよび立下がりの端縁
でサイン手段をトリガさせるために用いられてもよい。According to one aspect of the invention, the first and second means may be used to trigger the sign means on the rising and falling edges of the clock pulse signal.

この発明の他の目的、特徴および利点は、以下の説明か
ら当業者にとって容易に明らかとなるであろうが、そこ
では、この発明の好ましい実施例が示され、そして説明
されるが、それは単なる例示であってこの発明を実施す
るのに適し−た最良の方法の１つ（およびその代わりの
実施例）を限定するものではない。明細書の検討および
それの実施から理解されるように、この発明はさらに他
の異なる実施例が可能であり、そのいくつかの詳細はこ
の発明から逸脱することなく、種々の明らかな局面に修
正が可能である。したがって、ここで提供された図面お
よび説明はこの発明の例示であって発明を限定するもの
としてみなされるべきではない。Other objects, features, and advantages of this invention will become readily apparent to those skilled in the art from the following description, in which preferred embodiments of this invention are shown and described; It is intended to be illustrative and not limiting to the best mode (and alternative embodiments) suitable for carrying out the invention. As will be understood from a study of the specification and practice thereof, this invention is capable of other different embodiments and its several details may be modified in various obvious aspects without departing from this invention. is possible. Accordingly, the drawings and description provided herein are to be considered illustrative of the invention and not limiting.

［発明を実施するための最良の方法］ 第１図を参照すると、サイン発生器１２を利用する典型
的な先行技術の電子検査装置１０の一部が例示される。BEST MODE FOR CARRYING OUT THE INVENTION Referring to FIG. 1, a portion of a typical prior art electronic inspection device 10 that utilizes a sign generator 12 is illustrated.

先行技術で既知のように、そのような素子は回路の特定
の接続点で入力デジタル信号の特定されたシーケンスへ
の応答シーケンスを決定することによって、デジタル回
路を検査するために用いられる。As is known in the prior art, such devices are used to test digital circuits by determining the response sequence to a specified sequence of input digital signals at a particular connection point in the circuit.

そのような素子は現在の技術で公知であり、そしてこの
発明の一部を構成するわけではないので、同様のさらな
る説明は不必要であり、したがって省略される。しかし
ながら、第１図の１２で例示されるサイン発生器が典型
的にシフトレジスタを含むことが注目される。Since such elements are known in the current art and do not form part of this invention, further explanation of the same is unnecessary and is therefore omitted. It is noted, however, that the sign generator illustrated at 12 in FIG. 1 typically includes a shift register.

第１図に示されるように、サイン発生器はそれの入力１
４でクロック信号を受取る。クロック信号は使用のため
に特にサイン発生器１２によって発生されてもよく、ま
たは検査中のユニット（ＵＵＴ）内で発生されてもよい
。第２の入力１６はＯＵＴからデジタルデータ信号を受
取る。付加の入力１８および２０は、あらゆる既知のま
たは所望の基準に従って接続点応答を調べるための特定
の時間の窓を選択することによって、サインの発生を始
めたり、止めたりするための適当な信号を受取るために
設けられている。As shown in FIG. 1, the sine generator has its input 1
4 receives the clock signal. The clock signal may be specifically generated for use by the sign generator 12 or may be generated within the unit under test (UUT). A second input 16 receives the digital data signal from OUT. Additional inputs 18 and 20 provide appropriate signals for starting or stopping the generation of the signature by selecting a particular time window for examining the junction response according to any known or desired criteria. It is set up for receiving.

サイン発生器に設けられているスタートおよびストップ
信号とクロック信号の発生は、この発明の部分を構成し
ない。むしろ、この発明の第１の焦点は入力１４のクロ
ック信号によって規定される特定された間隔で、入力１
６に提供される種々のデータレベルと遷移を識別するた
めのサイン発生器１２の能力の改良とともに、サイン発
生器に対する入力１４および１６でのクロックとデータ
信号の間の関係である。特に、サイン発生器１２のシフ
トレジスタは入力１６で、クロック信号１４によって規
定される時間の間隔でデータを受取る。典型的には、技
術分野で既知のように、サイン発生器１２は第２図の波
形で示されるクロック信号の立上がりパルス端縁に対応
する時間でデータ信号を調べるであろう。代わりに、サ
イン発生器はクロックパルスの立下がり端縁でデータを
調べてもよい。The generation of start and stop signals and clock signals provided in the sine generator do not form part of this invention. Rather, the primary focus of this invention is to
6 as well as the relationship between the clock and data signals at inputs 14 and 16 to the sine generator. In particular, the shift register of sign generator 12 receives data at input 16 at intervals of time defined by clock signal 14. Typically, as is known in the art, sign generator 12 will examine the data signal at times corresponding to the rising pulse edge of the clock signal as shown in the waveform of FIG. Alternatively, the sign generator may examine the data on the falling edge of the clock pulse.

この発明によって解決した問題は、サイン発生器に与え
られるクロック信号の遷移の時間にまたはほぼその時間
にデータ信号が変化する場合に関連する。したがって、
発生器１２によって発生された実際のサインは不安定で
、クロック信号またはデータ信号のいずれかのタイミン
グに影響を及ぼすわずかな環境の変化に応答して変化す
るかもしれない。典型的には、そのような場合はサイン
発生器でのデータ遷移またはクロック遷移の到着の間に
乱調が存在する「乱調状態」として識別され、そのよう
な乱調の結果が結果として生じるサインを決定する。The problem solved by this invention relates to cases where the data signal changes at or near the time of the transition of the clock signal applied to the sign generator. therefore,
The actual signature produced by generator 12 is unstable and may change in response to slight environmental changes that affect the timing of either the clock signal or the data signal. Typically, such cases are identified as "strange conditions" where there is a disturbance between the arrival of data or clock transitions at the sign generator, and the consequences of such disturbance determine the resulting sign. do.

第２図を参照すると、４つの遷移を有するデータ信号が
波形すで例示される。例示的な目的で、データ信号の遷
移２および３は波形ａのクロック信号の正の遷移のすぐ
近くで起こり、一方、遷移１および４はクロック信号波
形ａの負の遷移のすぐ近くであることがわかる。Referring to FIG. 2, a data signal waveform having four transitions is already illustrated. For illustrative purposes, transitions 2 and 3 of the data signal occur in close proximity to the positive transitions of the clock signal of waveform a, while transitions 1 and 4 occur in close proximity to the negative transitions of the clock signal waveform a. I understand.

こうして、信号発生器がクロックの負の遷移でデータ信
号を調べるためにトリガされる場合、データ遷移１およ
び４は遷移が「乱調」に勝つかどうかに依存して、検出
されたりされなかったりする。ＵＵＴの動作の質とは独
立して、サイン発生器１２によって発生されるサインは
こうしてユニットの適切な動作に全く無関係な理由で、
ユニットの適切または不適切な機能を示すであろう。そ
れに代わるものとして、データを調べるためにクロック
信号の正の遷移に応答するサイン発生器に関して、遷移
２および３はタイミングや安定化時間や環境条件などの
わずかな変化に依存して見逃されたり、検出されるかも
しれない。こうして、正または負のトリガのどちらを利
用しても、クロックとデータ信号の間の関係は、特別な
サインが発生され、ｔＪＵＴの適切または不適切な動作
から独立して変化する、不安定な結果につながるかもし
れないことがわかる。上記で説明した困難さは、その入
力端子１６で到着するデータを適切に調べるサイン発生
器の不適切な動作によって引き起こされるのではないこ
とにもまた注目されるはずである。Thus, if the signal generator is triggered to examine the data signal on a negative transition of the clock, data transitions 1 and 4 may or may not be detected, depending on whether the transitions overcome the "disturbance". . Independently of the quality of operation of the UUT, the sign generated by the sign generator 12 is thus
It will indicate proper or improper functioning of the unit. Alternatively, for a sign generator that responds to positive transitions on a clock signal to examine data, transitions 2 and 3 may be missed depending on small changes in timing, stabilization time, environmental conditions, etc. may be detected. Thus, whether utilizing a positive or negative trigger, the relationship between the clock and data signals is unstable, with special signatures being generated and varying independently of proper or improper operation of the tJUT. You can see that it may lead to results. It should also be noted that the difficulties described above are not caused by improper operation of the sign generator to properly examine the data arriving at its input terminal 16.

その代わり、発生器１２によって提供されるサインの不
安定さは単に、データとクロック信号の遷移の同時発生
あるいはほぼ同時の発生に関連する。Instead, the instability of the sign provided by generator 12 is simply related to the simultaneous or near simultaneous occurrence of data and clock signal transitions.

この発明に従えば、第３（ａ）図ないし第３（ｅ）図に
上記で説明された困難さを克服するための３つの配置が
示されている。そこに見られるように、この発明に従え
ば、調整可能な相対的遅延がクロックとデータ信号の間
に導入される。こうして、第３（ａ）図および第３（Ｃ
）図に見られるように、クロック信号のための調整可能
な相対的遅延２２が設けられるであろう。調整可能遅延
は第３（ｂ）図および第３（Ｃ）図の２４で示されるよ
うなデータ信号のために提供されるであろう。遅延は第
３（ｃ）図で例示されるように、クロックおよびデータ
信号の両方に対して設けられている。According to the invention, three arrangements are shown in FIGS. 3(a) to 3(e) for overcoming the difficulties described above. As seen therein, according to the invention, an adjustable relative delay is introduced between the clock and data signals. In this way, FIGS. 3(a) and 3(C)
) As seen in the figure, an adjustable relative delay 22 for the clock signal will be provided. An adjustable delay may be provided for the data signal as shown at 24 in FIGS. 3(b) and 3(c). Delays are provided for both the clock and data signals, as illustrated in Figure 3(c).

第３（ａ）図ないし第３（Ｃ）図のいかなる遅延も任意
にまたは公称値にセットすることによって、第２図の波
形ＡおよびＢで示されるような予め定められた関係が、
クロックと遅延信号の間で確立されるであろう。乱調状
態が存在する場合、ユーザによる遅延の調整は乱調状態
をなくし、発生したサインの安定性を高め、こうして、
その中にサイン分析具を組込む検査素子の信頼性を増す
ようになるであろう。By setting any delays in FIGS. 3(a) through 3(C) arbitrarily or to nominal values, the predetermined relationships as shown in waveforms A and B in FIG.
A delay signal will be established between the clock and the delay signal. If a disturbance condition exists, adjustment of the delay by the user will eliminate the disturbance condition and increase the stability of the generated signature, thus
This will increase the reliability of the test element incorporating the signature analyzer therein.

たとえば、第２図の波形Ｃで示されるように、データ信
号はクロック信号に関してわずかに進められる。その前
進は第３（ａ）図の実施例ではクロック信号に対する遅
延２２によって提供される遅延を増加させることによっ
て得られる。第３（ｂ）図において、データ信号の前進
は遅延２４によって提供される遅延を減少させることに
よって得られる。第３（Ｃ）図の配置は、ユニット２２
によって提供される遅延を増加させるか、ユニット２４
によって提供される遅延を減少させるか、または遅延２
２および２４の組合わせた調整を提供するために設けら
れ、それによって、正味の相対的遅延変化はデータ信号
に関してクロック信号に対する付加の遅延を供給するよ
うになる。第２図の波型Ｃに見られるように、遷移１お
よび４はクロック信号の負の遷移に関して前進され、そ
のため２つの間の乱調状態はなくされる。これについて
は、遷移３とクロック信号の正の遷移の間の乱調状態も
なくされることがわかる。しかしながら、遷移２とクロ
ック信号の正の遷移の間の乱調は依然残ったままである
。にもかかわらず、負にトリガされたサイン発生器にと
って、遷移２の乱調状態は重要ではない。For example, as shown in waveform C of FIG. 2, the data signal is slightly advanced with respect to the clock signal. The advance is obtained by increasing the delay provided by delay 22 relative to the clock signal in the embodiment of FIG. 3(a). In FIG. 3(b), advancing the data signal is obtained by reducing the delay provided by delay 24. In FIG. The arrangement in FIG. 3(C) is the unit 22
increase the delay provided by unit 24
Decrease the delay provided by or delay 2
2 and 24 are provided to provide a combined adjustment such that the net relative delay change provides an additional delay for the data signal relative to the clock signal. As seen in waveform C of FIG. 2, transitions 1 and 4 are advanced with respect to the negative transition of the clock signal, so that the disturbance condition between the two is eliminated. In this regard, it can be seen that the disturbance condition between transition 3 and the positive transition of the clock signal is also eliminated. However, the disturbance between transition 2 and the positive transition of the clock signal still remains. Nevertheless, for a negatively triggered sine generator, the disturbance condition of transition 2 is not important.

正にトリガされたサイン発生器にとって、波形Ｃによっ
て例示される遅延の相対的な調整はほとんど重要ではな
い。遷移３の乱調はなくされるが、遷移２の乱調は残っ
たままであり、そのため検査中のユニットおよびサイン
発生検査素子の両方が正しく機能しても、結果として生
じるサインの安定性および検査の信頼度は依然として問
題の対象となっている。したがって、データ信号がクロ
ック信号に比例して遅延される場合、反対方向に遅延の
調整をすることがユーザによって試されてもよい。波形
ｄで見られるように、データ信号に与えられたそのよう
な遅延は実際に、データ遷移とクロック信号の正の遷移
の間の乱調を修正する。For a positively triggered sine generator, the relative adjustment of the delays exemplified by waveform C is of little importance. Although the disturbance in transition 3 is eliminated, the disturbance in transition 2 remains, so even if both the unit under test and the sign generating test element function correctly, the stability of the resulting signature and the reliability of the test are compromised. degree remains an issue. Therefore, if the data signal is delayed proportionally to the clock signal, the user may try adjusting the delay in the opposite direction. As seen in waveform d, such a delay applied to the data signal actually corrects for the disturbance between the data transition and the positive transition of the clock signal.

正にトリガされたサイン発生器にとって、遷移２と負に
向かうクロック信号の遷移の間の、結果として生じる乱
調は重要ではない。For a positively triggered sine generator, the resulting disturbance between transition 2 and the negative-going clock signal transition is not significant.

波形りの遅延信号を得るために、ユニット２２によって
提供される遅延はその公称値から減少され、こうしてデ
ータ信号に関してクロック信号を進めてもよい。代わり
に、ユニット２４−によって提供される遅延が増加され
るか、または調整の組合わせが第３（ｃ）図の実施例に
提供されてデー夕信号とクロック信号の間の相対的な遅
延の正味の増加を結果として生じてもよい。To obtain a waveform delayed signal, the delay provided by unit 22 may be reduced from its nominal value, thus advancing the clock signal with respect to the data signal. Alternatively, the delay provided by unit 24-- may be increased or a combination of adjustments may be provided in the embodiment of FIG. 3(c) to increase the relative delay between the data signal and the clock signal. A net increase may result.

こうして、サイン分析具を利用する検査システムの動作
の不安定さを克服するために、そしてそれの結果の信頼
性を高めるために、ユーザに制御される信号遅延の調整
の方法と装置が示される。Thus, a method and apparatus for user-controlled signal delay adjustment is presented to overcome the instability of the operation of a test system utilizing a signature analyzer and to increase the reliability of its results. .

発明に従って提供される可変遅延は、改良された安定性
を有する良品質のサインを達成するために、ユーザがク
ロックとデータ信号の間の関係をシフトすることを可能
にする。そのような配置はより高い周波数で動作するた
めのサイン分析具の設計を可能にし、そこでは、伝搬遅
延がクロック信号間隔に関して重要となり、２つの遷移
がお互いに干渉しないことを確実にするために、信号お
よびクロック遷移の歪みを考慮する必要がある。The variable delay provided in accordance with the invention allows the user to shift the relationship between the clock and data signals to achieve a high quality signature with improved stability. Such an arrangement allows the design of sign analyzers to operate at higher frequencies, where propagation delays become important with respect to the clock signal spacing and to ensure that two transitions do not interfere with each other. , signal and clock transition distortions need to be considered.

この発明は検査中に遅延を調整することを可能にするの
で、２つの信号の干渉または乱調状態は避けることがで
きる。Since the invention allows the delay to be adjusted during testing, interference or disordered conditions between the two signals can be avoided.

このことに関して、安定した、そして信頼性のあるサイ
ンが得られるクロックとデータ信号の間の所望の関係を
達成するために、数多くの検査を行なうことが必要であ
ることが注目される。各検査において、クロックとデー
タ信号の間の遅延の量は調整され、結果どして生じるサ
インの安定性は何秒も何時間も経た後に、そして環境条
件が可能な限り変化した後に認められるであろう。サイ
ンの実際の数を得たり、そしてサイン応答値の変化を測
定することなどによって、サイン０安定性は電気的に検
出されるので、第３（ａ）図ない１、第３（ｃ）図の遅
延の調整は機械化されてもよい。In this regard, it is noted that it is necessary to perform a number of tests in order to achieve the desired relationship between the clock and data signals that yields a stable and reliable signature. In each test, the amount of delay between the clock and data signals is adjusted, and the stability of the resulting signature can be observed after many seconds or hours, and after environmental conditions have changed as much as possible. Probably. Since the sine 0 stability is detected electrically, such as by obtaining the actual number of sine and measuring the change in the sine response value, Fig. 3(a) not 1 and Fig. 3(c) The adjustment of the delay may be mechanized.

検査制御器は増加的に遅延を変化させ、そし、て遅延の
範囲にわたってサインのよみだしを得るためにプログラ
ムされてもよい。最大の安定性を有する読出しは、信頼
度の高いサインを提供するために、好ましくは安定した
遅延の範囲の中央で最適な遅延を確認するために、電気
的に測定されるであろう。The test controller may be programmed to incrementally vary the delay and obtain signature readings over a range of delays. The readout with maximum stability will be measured electrically to ascertain the optimal delay, preferably in the middle of a range of stable delays, to provide a reliable signature.

上で述べられたように、この発明はより高いクロック周
波数です仁乃〕析具の動作を可能にする。As mentioned above, this invention enables operation of the analyzer at higher clock frequencies.

１７かしながら、第２図で例示される乱調状態に加えて
、クロ・ツクとデータ信号の間にサイン発生器が特定の
データ遷移に応答するのを妨げるタイミング関係が存在
する。そのような関係は第４図の波形で例示され、そこ
ではクロック信号が波形ａで例示され、そしてデータ信
号は波形すで例示される。正のクロック遷移時間は１点
鎖線によって示され、一方、負のクロック遷移時間は第
２図と同様に点線で示される。17. However, in addition to the disorder conditions illustrated in FIG. 2, there are timing relationships between the clock and data signals that prevent the sign generator from responding to particular data transitions. Such a relationship is illustrated in the waveforms of FIG. 4, where the clock signal is illustrated in waveform a and the data signal is illustrated in waveform a. Positive clock transition times are indicated by dash-dotted lines, while negative clock transition times are indicated by dashed lines as in FIG.

そこに例示されているように、十分に高周波数のデータ
事象が発生し、サイン発生器によって検出されない状態
が起こるかもしれない。特に、正に向かうクロックパル
ス遷移によってトリガされるサイン発生器はデータ遷移
１および２を検出したり、受取ったり、または観察した
すせず、そして負に向かうクロックパルス遷移によって
トリガされるサイン発生器は３および４で識別されるデ
〜り遷移を検出したり、受取ったり、または観察したり
しない。このように、クロック信号の正に向かう遷移に
よってトリガされる先行技術の素子は遷移３および４０
間のデータパルスを検出するが、そのような発生器は遷
移１および２の間で起こるデータパルスを検出すること
はない。同様に、データを受取るために負のクロックパ
ルス遷移によってトリガされる先行技術のサイン発生器
は、遷移１および２０間のデータ事象を検出するが、遷
移３および４の間のデータを受取ることはない。As illustrated therein, data events of sufficiently high frequency may occur that are not detected by the sign generator. In particular, a sign generator triggered by a positive-going clock pulse transition detects, receives, or observes data transitions 1 and 2, and a sign generator triggered by a negative-going clock pulse transition detects, receives, or observes data transitions 1 and 2. does not detect, receive, or observe the detransitions identified by 3 and 4. Thus, prior art devices triggered by positive-going transitions of the clock signal have transitions 3 and 40.
However, such a generator would not detect data pulses that occur between transitions 1 and 2. Similarly, prior art sign generators triggered by negative clock pulse transitions to receive data detect data events between transitions 1 and 20, but do not receive data between transitions 3 and 4. do not have.

この発明はクロックパルスサイクルの間、何度もデータ
を受取るためにサイン発生器をトリガさせるための装置
を提供することによって、先行技術のこの欠陥を克服す
る。現在の好ましい実施例において、この改良は、デー
タの二重のクロック動作、すなわち、第５図に示される
ように１つのクロック間隔内に２回データを受取るため
の回路配置を提供する。第５図の実施例は、入力１４で
クロック信号を受取り、そして回路２６の二重のクロッ
ク信号をそこから発生する。このように、各クロック間
隔の間、複数のトリがか回路２６によって発生され、信
号発生器１２が各クロックサイクルの間、複数回（特に
２回）のデータを受取ることを引き起こす。好ましくは
、撹散トリガ（よクロックサイクル内で均一な間隔で発
生され、そのためサイン発生器は事象が起こるサイクル
間隔に関係なく、特定期間のデータ事象を検出すること
ができる。回路２６によって発生される複数トリガのタ
イミングは任意であってもよいが、方形波のクロック信
号に関しては、トリガは好ましくはそれの立上がりおよ
び立下がりの遷移に従って発生されるが、これはこれら
の遷移がクロックサイクルを同じ間隔に分割するからで
ある。このように、改良されたサイン発生器はクロック
周波数の倍数で入力データを受取る。The present invention overcomes this deficiency of the prior art by providing an apparatus for triggering a sign generator to receive data many times during a clock pulse cycle. In the presently preferred embodiment, this improvement provides a circuit arrangement for dual clocking of data, ie, receiving data twice within one clock interval as shown in FIG. The embodiment of FIG. 5 receives a clock signal at input 14 and generates a dual clock signal for circuit 26 therefrom. Thus, during each clock interval, multiple triggers are generated by circuit 26, causing signal generator 12 to receive data multiple times (particularly twice) during each clock cycle. Preferably, the scattered triggers (generated by circuit 26) are generated at uniform intervals within the clock cycle, so that the sign generator can detect data events of a particular period regardless of the cycle interval in which the events occur. The timing of multiple triggers may be arbitrary, but for a square wave clock signal, the triggers are preferably generated according to its rising and falling transitions, since these transitions occupy the same clock cycle. Thus, the improved sign generator receives input data at multiples of the clock frequency.

クロック信号から２回のトリガパルスを提供するための
回路は第６図に示される。遅延２８は入力クロック信号
を受取り、そして排他的ＯＲゲート３０は遅延２８の出
力とクロック信号とを受取る。クロックサイクルのいか
なる部分の間でも、遅延２８の出力がクロック信号自身
と同じレベルであるとき、排他的ＯＲゲート３０の出力
は０であることが認められるであろう。クロック信号が
正にまたは負に変化するとき、排他的ＯＲゲート３０へ
の２つの入力は異なりそしてそれゆえ、それの出力は論
理１またはハイレベルに変化する。A circuit for providing two trigger pulses from a clock signal is shown in FIG. Delay 28 receives the input clock signal and exclusive OR gate 30 receives the output of delay 28 and the clock signal. It will be appreciated that during any portion of a clock cycle, when the output of delay 28 is at the same level as the clock signal itself, the output of exclusive OR gate 30 will be zero. When the clock signal changes positive or negative, the two inputs to exclusive OR gate 30 are different and therefore its output changes to a logic one or high level.

遅延回路２８によって提供される遅延の終了の後、ゲー
ト３０への２つの入力は再び同じになり、そして出力は
ローレベルに降下する。After expiration of the delay provided by delay circuit 28, the two inputs to gate 30 are again the same and the output drops to a low level.

こうして、回路２６はもし遅延回路２８によって発生さ
れる遅延が波形Ａのクロックパルスの期間よりも短いな
らば、第４図の波形Ａに示されるクロック信号の各遷移
に応答して正のおよび負の遷移を発生する。正の遷移は
各クロック遷移と一致する回路２６による出力であり、
そして負の遷移はクロック信号の遷移から回路２８によ
って設定される量だけ遅れた回路２６による出力である
。Thus, if the delay produced by delay circuit 28 is less than the duration of the clock pulse of waveform A, circuit 26 will respond to each transition of the clock signal shown in waveform A of FIG. generates a transition. A positive transition is an output by circuit 26 that coincides with each clock transition;
The negative transition is then the output by circuit 26 delayed by the amount set by circuit 28 from the transition of the clock signal.

したがって、サイン発生器１２は各クロック遷移に対し
て正および負の両方のトリガインプットを受取る。こう
して、正にトリガされたサイン発生器では、第４図の波
形Ｂで示されるデータ信号の遷移１と２の間のトリガパ
ルスが受取られ、遷移３および４によって特徴づけられ
ると同様に、遷移１および２によって特徴づけられる事
象が適切なサインを形成する際に受取られそして用いら
れる。同様に、負にトリガされるサイン発生器では、デ
ータ信号の遷移３と４の間で提供される負のトリガがあ
り、そのため両方のデータ事象は適切なサインを形成す
るために受取られるであろう。Sign generator 12 therefore receives both positive and negative trigger inputs for each clock transition. Thus, for a positively triggered sine generator, a trigger pulse is received between transitions 1 and 2 of the data signal shown in waveform B of FIG. Events characterized by 1 and 2 are received and used in forming the appropriate signature. Similarly, in a negatively triggered sign generator, there is a negative trigger provided between transitions 3 and 4 of the data signal, so both data events must be received to form the proper sign. Dew.

このように、各クロックサイルの間、複数のトリガパル
スを提供することによって付加の情報がサインを形成す
るために利用される。クロックパルスの両方の端縁のク
ロック動作はサイン発生器のレジスタへの情報入力の量
を２倍にする。こうして、第５図および６図に例示され
るような、配置に対するサインの信頼度は増加する。Thus, additional information is utilized to form the signature by providing multiple trigger pulses during each clock cycle. Clocking both edges of the clock pulse doubles the amount of information input to the sign generator's registers. Thus, the reliability of the signature for placements such as those illustrated in FIGS. 5 and 6 is increased.

第７図において、遅延回路２２および２４によってクロ
ックとデータ信号の間に提供される調整可能な相対的な
遅延を組込む配置と、各クロックサイクルの間、サイン
発生器を２回トリガするための配置が例示される。した
がって、第７図の実施例は短期間のデータ事象を検出す
るためと同様、乱調状態をなくすために用いられてもよ
い。In Figure 7, an arrangement incorporating adjustable relative delays provided between the clock and data signals by delay circuits 22 and 24 and an arrangement for triggering the sine generator twice during each clock cycle. is exemplified. Accordingly, the embodiment of FIG. 7 may be used to eliminate disturbance conditions as well as to detect short-term data events.

この発明の好ましい実施例の上記の説明は例示および説
明の目的で提示されており、上記の教示を参照して多く
の明らかな修正および変化が可能であるので、余すとこ
ろがないのではなく、また開示された詳細な形に限定し
たりすることは意図されていない。実施例は発明の原理
およびその実際の適用を最良に説明し、それによって、
当業者が種々の実施例の中で、考えられる特定の使用に
適するような種々の実施例および種々の修正で、発明を
最大に利用できるように選択され、説明された。この発
明の範囲は、それらが正当にそして合法的に権利を与え
られる全域に従って解釈されるとき、ここに添付の特許
請求の範囲によって規定されることが意図される。The above description of the preferred embodiments of this invention has been presented for purposes of illustration and description and is not exhaustive, as many obvious modifications and variations are possible in light of the above teachings. It is not intended to be limited to the precise forms disclosed. The examples best explain the principles of the invention and its practical application, thereby:
The various embodiments have been chosen and described to enable those skilled in the art to utilize the invention to the fullest in its various embodiments and with the various modifications as suitable for the particular use contemplated. It is intended that the scope of this invention be defined by the claims appended hereto, when construed in accordance with the full extent to which they are justly and lawfully entitled.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図はサイン発生素子を組込む先行技術の典型的な検
査素子の局面を例示する。 第２図は先行技術の困難さおよびこの発明に従ったその
修正を例示するクロックおよび一データ波形を示す。 第３（ａ）図、第３（ｂ）図および第３（Ｃ）図は第２
図の困難さの修正にこの発明の概念を組込んだ回路の実
施例のブロック図を提供する。 第４図は先行技術のさらに別の困難さを例示する波形を
示す。 第５図は第４図で示される困難さをなくするための回路
配置のブロック図を示す。 第６図は第５図の改良の特定の実施例を示す。 第７図は第３（Ｃ）図および第６図の改良を組合わせる
配置を例示する。 図において、１．２．３、および４は遷移、１０は検査
装置、１２はサイン発生器、１４は入力、１６は第２の
入力、１８および２０は付加の入力、２２．２４および
２８は遅延回路、２６は回路、３０はゲートである。 特許出願人　ジョン・フルーグ・マニュファクチャリン
グ・カンパニーφインコ Ｆｌ（１，／ ＦＩＩｌ、！FIG. 1 illustrates aspects of a typical test element of the prior art that incorporates a signature generating element. FIG. 2 shows clock and data waveforms illustrating the difficulties of the prior art and its modification in accordance with the present invention. Figure 3(a), Figure 3(b) and Figure 3(C) are
A block diagram of an embodiment of a circuit incorporating the concepts of the present invention is provided to correct the difficulty of illustration. FIG. 4 shows waveforms illustrating yet another difficulty with the prior art. FIG. 5 shows a block diagram of a circuit arrangement to eliminate the difficulty shown in FIG. FIG. 6 shows a particular embodiment of the improvement of FIG. FIG. 7 illustrates an arrangement that combines the improvements of FIGS. 3(C) and 6. In the figure, 1.2.3 and 4 are transitions, 10 is a test device, 12 is a sign generator, 14 is an input, 16 is a second input, 18 and 20 are additional inputs, 22.24 and 28 are A delay circuit, 26 is a circuit, and 30 is a gate. Patent Applicant: John Flug Manufacturing Company φ Parakeet Fl (1, / FIIl,!

Claims (13)

【特許請求の範囲】[Claims] （１）回路への予め定められた、ダイナミックパルス化
入力信号の印加に応答して回路接続点で観察されるダイ
ナミックパルス化信号と適切に機能する回路の対応する
回路接続点で観察される前記パルス化入力信号への正し
い応答とを比較するためのサイン手段を含む、電子回路
のための検査装置であって、その改良点は： 前記サイン手段へクロック信号とのデータ信号入力の間
の乱調状態をなくすための、乱調をなくす手段と、さら
に 前記乱調をなくす手段の調整を可能にするための調整手
段とを含む、検査装置。(1) A dynamic pulsed signal observed at a circuit connection point in response to the application of a predetermined, dynamic pulsed input signal to the circuit and the dynamic pulsed signal observed at the corresponding circuit connection point of a properly functioning circuit. A testing device for an electronic circuit comprising sign means for comparing a correct response to a pulsed input signal, the improvement being: a disturbance between a clock signal and a data signal input to said sign means; What is claimed is: 1. An inspection device comprising: means for eliminating disturbances to eliminate the state; and adjusting means for enabling adjustment of said means for eliminating disturbances. （２）前記調整手段が前記サイン手段に関連して信号経
路に接続されるユーザに制御される遅延手段を含む、特
許請求の範囲第１項に記載の改良された検査装置。2. The improved testing device of claim 1, wherein said adjustment means includes user-controlled delay means connected in a signal path in association with said signature means. （３）前記ユーザに制御される遅延手段が、前記サイン
手段で受取られたクロック信号のタイミング調整を提供
するために、クロック信号経路に接続され、データ信号
経路にあるデータへの前記サイン手段の動作をトリガさ
せるための可変遅延手段を含み、それによって前記クロ
ック信号と前記データ信号の間の相対的なタイミングの
ユーザに制御される調整を提供してそれらの間の乱調状
態をなくす特許請求の範囲第２項に記載の改良された検
査装置。(3) said user-controlled delay means is connected to a clock signal path for providing timing adjustment of a clock signal received by said signing means, said means for signing to data in a data signal path; Claims 1 and 2 include variable delay means for triggering an operation, thereby providing user-controlled adjustment of the relative timing between said clock signal and said data signal to eliminate disturbance conditions therebetween. An improved inspection device according to scope 2. （４）前記ユーザに制御される遅延手段が、前記サイン
手段で受取られたデータ信号のタイミング調整を提供す
るためにデータ信号経路に接続された可変遅延手段をさ
らに含み、それによって前記クロック信号によって決定
された時間で分析し、それによって前記クロック信号と
前記データ信号の間の相対的なタイミングの調整をさら
に提供する、特許請求の範囲第３項に記載の改良された
検査装置。(4) the user-controlled delay means further includes variable delay means connected to the data signal path for providing timing adjustment of the data signal received at the sign means, whereby the clock signal 4. The improved testing apparatus of claim 3, further providing for analysis at determined times, thereby providing adjustment of relative timing between the clock signal and the data signal. （５）前記ユーザに制御される遅延手段が、前記サイン
手段で受取られたデータ信号のタイミング調整を提供す
るためにデータ信号経路に接続された可変遅延手段を含
み、それによって前記クロック信号によって決定された
時間で分析し、それによって、クロック信号と前記デー
タ信号の間の相対的なタイミングの調整を提供してそれ
らの間の乱調状態をなくす、特許請求の範囲第２項に記
載の改良された検査装置。(5) said user-controlled delay means includes variable delay means connected to a data signal path for providing timing adjustment of data signals received at said sign means, thereby determined by said clock signal; The improved method of claim 2, wherein the clock signal and the data signal are analyzed in time, thereby providing adjustment of the relative timing between the clock signal and the data signal to eliminate disturbance conditions therebetween. inspection equipment. （６）前記サイン手段が内部の回路形態によって引き起
こされるその中の内部の乱調状態をなくすための手段を
さらに含む、特許請求の範囲第１項に記載の改良された
検査装置。(6) The improved testing apparatus of claim 1, wherein said sign means further includes means for eliminating internal disturbance conditions therein caused by internal circuitry. （７）前記クロック信号の所与のサイクルの間、前記サ
イン手段への情報の入力の量を増加させるための手段を
含む、特許請求の範囲第１項に記載の改良された検査装
置。7. An improved testing device as claimed in claim 1, including means for increasing the amount of information input to said signing means during a given cycle of said clock signal. （８）前記増加手段が前記サイン手段の動作を前記クロ
ック信号の立上がりおよび立下がり遷移でトリガさせる
手段を含み、それによってクロックパルスの各発生ごと
に前記サイン手段に入力データを２回提供するための、
特許請求の範囲第７項に記載の改良された検査装置。(8) said increasing means includes means for triggering operation of said signing means on rising and falling transitions of said clock signal, thereby providing input data to said signing means twice for each occurrence of a clock pulse; of,
An improved inspection device according to claim 7. （９）回路への予め定められたダイナミックパルス化入
力信号の印加に応答して回路接続点でクロック動作の間
隔で観察される、ダイナミックパルス化信号と適切に機
能する回路の対応する回路接続点で観察される前記パル
ス化入力信号への正しい応答とを比較するためのサイン
手段を含む、電子回路のための検査装置であって、その
改良点は： 前記クロック動作の間隔の前記サイン手段への情報入力
の量を増加させるための手段を含み、その手段がクロッ
ク動作の間隔の間、複数回前記接続点から信号を受取る
ために前記サイン手段をトリガさせるための手段を含む
、検査回路。(9) a dynamic pulsed signal and a corresponding circuit connection point of a properly functioning circuit observed at intervals of clock operations at the circuit connection point in response to application of a predetermined dynamic pulsed input signal to the circuit; A testing device for an electronic circuit, comprising: a signature means for comparing a correct response to said pulsed input signal observed at: to said signature means of an interval of said clock operation; a test circuit comprising means for increasing the amount of information input of the test circuit, said means comprising means for triggering said sign means to receive a signal from said connection point a plurality of times during an interval of clock operations. （１０）トリガさせるための前記手段が： 前記クロック間隔の第１の予め定められた時間に前記サ
イン手段をトリガさせるための第１の手段と、 前記クロック間隔の第２の予め定められた時間で前記サ
イン手段をトリガさせるための第２の手段とを含む、特
許請求の範囲第９項に記載の改良された検査装置。(10) said means for triggering: first means for triggering said sign means at a first predetermined time of said clock interval; and a second predetermined time of said clock interval. and second means for triggering said signature means at . （１１）前記第１の手段がクロックパルスの立上がり端
縁で前記サイン手段をトリガさせるための手段を含み、
そして前記第２の手段がクロックパルスの立下がり端縁
で前記サイン手段をトリガさせるための手段を含む、特
許請求の範囲第１０項に記載の改良された検査装置。(11) said first means includes means for triggering said sign means on a rising edge of a clock pulse;
11. The improved test apparatus of claim 10, wherein said second means includes means for triggering said signature means on a falling edge of a clock pulse. （１２）前記クロック動作の間隔を規定するクロック信
号と前記サイン手段へのデータ信号入力との間の乱調状
態をなくすための、乱調をなくす手段をさらに含み、 前記乱調をなくす手段が前記サイン手段で受取られたク
ロック信号のタイミング調整を提供するためにクロック
信号経路に接続され、データ信号経路にあるデータに前
記サイン手段の動作をトリガさせるための可変遅延手段
を含み、それによって前記クロック信号と前記データ信
号の間の相対的なタイミングのユーザに制御される調整
を提供して、それらの間の乱調状態をなくす、特許請求
の範囲第９項に記載の改良された検査装置。(12) Further comprising means for eliminating disturbances between a clock signal that defines the interval of the clock operation and a data signal input to the sign means, the means for eliminating disturbances being the sign means. variable delay means connected to the clock signal path for providing timing adjustment of the clock signal received at the data signal path and for causing data in the data signal path to trigger operation of the signing means, thereby causing the clock signal to 10. The improved test apparatus of claim 9, providing user-controlled adjustment of the relative timing between the data signals to eliminate disturbance conditions therebetween. （１３）前記クロック動作の間隔を規定するクロック信
号と前記サイン手段へのデータ信号入力の間の乱調状態
をなくすための、乱調をなくす手段さらに含み、 前記乱調をなくす手段が前記サイン手段で受取られた信
号のタイミング調整を提供するために信号経路に接続さ
れたユーザに制御される遅延手段を含み、それによって
前記クロック信号によって決定された時間で分析し、そ
れによって前記クロック信号と前記データ信号の間の相
対的なタイミングの調整をさらに提供する、特許請求の
範囲第９項に記載の改良された検査装置路。(13) Further comprising means for eliminating disturbances for eliminating disturbances between a clock signal that defines the interval of the clock operation and a data signal input to the sign means, the means for eliminating disturbances receiving the signal received by the sign means. including a user-controlled delay means connected to the signal path for providing timing adjustment of the clock signal, thereby analyzing the clock signal and the data signal at a time determined by the clock signal; 10. The improved inspection device path of claim 9 further providing adjustment of relative timing between.