DE3625919A1 - DEVICE FOR TESTING AN ELECTRONIC CIRCUIT - Google Patents

Description

Bekannte Systeme zum Prüfen von elektrischen digitalen Schaltungen enthalten Vorrichtungen zur Bit-Kombinationsanalyse, sog. Signaturanalysierer. Derartige Vorrichtungen wandeln ein digitales Signal bzw. einen Bitstrom, das bzw. der an einem Knoten einer zu prüfenden Einheit (nachfolgend Prüfling genannt) abgegriffen wird, in eine für das abgegriffene bzw. erfaßte digitale Signal repräsentative digitale Bitkombination um, wozu üblicherweise ein rückgekoppeltes Schieberegister benutzt wird.Known systems for testing electrical digital Circuits contain devices for bit combination analysis, so-called signature analyzer. Such devices convert a digital signal or bitstream, the one to be checked at a node Unit (hereinafter called the test object) tapped is, in a for the tapped or captured digital Signal representative digital bit combination around, usually a feedback shift register is used.

Eine typische Vorrichtung zur Bit-Kombinationsanalyse benutzt eine mit Schieberegistern implementierte Zustandsmaschine zum Kombinieren jedes Bits eines eingegebenen digitalen Signals oder Bitstroms in getakteten Zeitintervallen mit verschiedenen Bits im Register, die dessen jeweiligen digitalen Zustand darstellen. Im einzelnen ist ein solches Schieberegister mit geeigneten Rückkopplungsverbindungen versehen, so daß die an seinen verschiedenen Zellen anstehenden Bits mit den Eingangsbits nach den Regeln der binären Arithmetik kombiniert werden. Es ergibt sich daher eine Kombination von Bits des digitalen Signals mit ausgewählten vorhergehenden Bits, die eine "Signatur" bildet, welche für das Ansprechen des Prüflings am geprüften Knoten auf eine spezielle Eingabesequenz repräsentativ ist.A typical device for bit combination analysis uses a state machine implemented with shift registers to combine each bit of an input digital signal or bit stream in clocked Time intervals with different bits in the register represent its respective digital state. In detail is such a shift register with suitable Provide feedback connections so that the at its different cells pending bits with the input bits combined according to the rules of binary arithmetic  will. There is therefore a combination of Bits of the digital signal with selected previous ones Bits that form a "signature" which is used for the Response of the test object to a tested node special input sequence is representative.

Eine Vorrichtung zur Bit-Kombinationsanalyse generiert somit ein Wort oder eine Bitkombination, welche einen Datenstrom exakt charakterisiert. Derartige "Signaturen" bzw. Bitkombinationen, die man an verschiedenen Prüfpunkten oder Knoten des Prüflings erhält, können zu Prüfzwecken identifiziert und charakterisiert werden. Bitkombinationen von einwandfrei arbeitenden Knoten werden für den späteren Vergleich mit Bitkombinationen der Signale von Knoten eines Prüflings aufgezeichnet. Durch den Vergleich von beobachteten mit zuvor aufgezeichneten Bitkombinationen kann der Benutzer eines Systems ermitteln, ob der Prüfling ordnungsgemäß arbeitet, und kann gestörte Schaltungen oder Knoten im Prüfling lokalisieren.A device for bit combination analysis is generated thus a word or a bit combination, which one Data stream precisely characterized. Such "signatures" or bit combinations that can be found in different Receiving test points or nodes of the examinee can too Test purposes are identified and characterized. Bit combinations of properly working nodes are used for later comparison with bit combinations the signals from nodes of a device under test are recorded. By comparing observed with previously recorded The user can use a bit combination Systems determine whether the test object is working properly, and can cause faulty circuits or nodes in the device under test locate.

Für Vorrichtungen zur Bit-Kombinationsanalyse ist eine Konfiguration typisch, bei der das in einem Bitkombinations-Generator benutzte rückgekoppelte Schieberegister so getriggert wird, daß es digitale Daten in vorbestimmten getakteten Intervallen empfängt. Bei der bisherigen Verwendung von Vorrichtungen zur Bit-Kombinationsanalyse werden die Bitkombinations-Generatoren gewöhnlich wegen der Frequenz des synchronisierenden Taktsignals nicht auf Signale kurzer Dauer ansprechen. Insbesondere werden herkömmliche Bitkombinations-Generatoren zur Übernahme von Daten durch ansteigende Impulsflanken eines Taktsignals getriggert. Andere derartige Generatoren werden durch abfallende Flanken eines Taktsignals getriggert. One is for devices for bit combination analysis Typical configuration, which is in a bit combination generator used feedback shift registers is triggered so that it contains digital data receives predetermined clocked intervals. In the previous use of devices for bit combination analysis become the bit combination generators usually because of the frequency of the synchronizing Do not respond to clock signals for signals of short duration. In particular, conventional bit combination generators for transferring data through rising pulse edges of a clock signal triggered. Other such Generators are caused by falling edges of a clock signal triggered.  

Die Signatur- bzw. Bitkombinations-Generatoren arbeiten somit nur dann zuverlässig, wenn die Frequenz von Änderungen der Datenwerte so niedrig ist, daß die Änderungen bei der Taktfrequenz noch erkannt werden können. Es kann somit sein, daß Signale, die mit höheren Frequenzen wechseln, nicht zuverlässig erfaßt werden.The signature or bit combination generators work thus only reliable when the frequency of changes the data values is so low that the changes can still be recognized at the clock frequency. It can thus be that signals with higher frequencies change, can not be reliably detected.

Dementsprechend besteht Bedarf an verbesserten Vorrichtungen zur Bit-Kombinationsanalyse, welche die Erfassung von Signalen höherer Frequenz und insbesondere von rasch wechselnden Signalen ohne kostspielige Umbauten und Änderungen am Prüfsystem ermöglichen.Accordingly, there is a need for improved devices for bit combination analysis, which is the acquisition of signals of higher frequency and in particular of rapidly changing signals without costly modifications and enable changes to the test system.

Weil ferner herkömmliche Prüfsysteme bei der Übernahme und Analyse des Datensignals mit Taktsteuerung arbeiten, besteht die Möglichkeit, daß in Fällen, in denen bei den Daten Übergänge im wesentlichen gleichzeitig mit Übergängen des zum Triggern des Bitkombinations- Generators benutzten Taktsignals oder in zeitlicher Nähe zu ihnen auftreten, unzuverlässige Informationen erhalten werden.Because there are also conventional test systems for the takeover and analysis of the data signal work with clock control, there is a possibility that in cases where in data transitions essentially simultaneously with transitions of the to trigger the bit combination Generators used clock signal or in time Closeness to them occur, unreliable information be preserved.

Dieser gleichzeitige oder nahezu gleichzeitige Übergang von zwei Signalen führt gewöhnlich zu indifferenten Ansprechbedingungen, d. h. zu Wettlauferscheinungen bzw. Laufzeitproblemen, deren Ausgang ungewiß und davon abhängig ist, welches der beiden Signale zuerst beendet oder an einer bestimmten Stelle der Schaltung zuerst festgestellt wird. In Anbetracht der Alterung der Schaltungselemente sowie unter Berücksichtigung von Änderungen der Temperatur und anderer Umgebungsbedingungen ist es somit möglich, daß man bei einer Bit-Kombinationsanalyse, bei der Laufzeitprobleme bestehen, unter einer Prüfbedingung ein Ergebnis und unter einer zweiten Prüfbedingung ein entgegengesetztes Ergebnis erhält, obwohl der Prüfling unter beiden Bedingungen mit demselben Leistungsgrad arbeitet.This simultaneous or almost simultaneous transition of two signals usually leads to indifferent response conditions, d. H. to race signs or Runtime problems, the outcome of which is uncertain and dependent on it is which of the two signals ends first or at some point in the circuit first is detected. Given the aging of the Circuit elements as well as taking into account Changes in temperature and other environmental conditions it is therefore possible that in a bit combination analysis, with runtime problems a result under a test condition and under a second test condition an opposite result receives, even though the examinee under both conditions  works with the same level of performance.

Dementsprechend besteht weiterhin Bedarf an einer verbesserten Vorrichtung zur Bit-Kombinationsanalyse, bei der Laufzeitprobleme bzw. Wettlauferscheinungen zwischen Takt- und Datensignalen vermieden werden, um bei der Prüfung einer Schaltungsanordnung wiederholbare und verläßliche Ergebnisse zu erzielen.Accordingly, there is still a need for an improved one Device for bit combination analysis, at the runtime problems or race signs between Clock and data signals can be avoided at testing a circuit arrangement repeatable and get reliable results.

Der Erfindung liegt daher die Aufgabe zugrunde, ein Prüfsystem für elektronische Schaltungsanordnungen mit einer Vorrichtung zur Bit-Kombinationsanalyse zu schaffen, die Daten mit höherer Frequenz als die eines Taktsignals zur Analyse annimmt und Wettlauferscheinungen zwischen Takt- und Datensignalen vermeidet.The invention is therefore based on the object Test system for electronic circuit arrangements with to provide a device for bit combination analysis, the data with a higher frequency than that of a clock signal for analysis and race signs between clock and data signals avoided.

Diese Aufgabe ist erfindungsgemäß mit der in Anspruch 1 und 8 und bezüglich vorteilhafter Ausgestaltungen in den übrigen Ansprüchen gekennzeichneten Vorrichtung gelöst.This object is according to the invention with that in claim 1 and 8 and with regard to advantageous configurations in solved the other claims characterized device.

Gemäß der Erfindung kann die Einrichtung zum Beseitigen von Wettlauferscheinungen bzw. Laufzeitproblemen zwischen den der Bit-Kombinations-Einrichtung zugeführten Takt- und Datensignalen zusätzlich zu einer in der Bit- Kombinations-Einrichtung vorhandenen internen Einrichtung zum Beseitigen eines Laufzeitproblems vorgesehen sein. Eine solche interne Einrichtung beseitigt Laufzeitprobleme, die durch interne Schaltungskonfigurationen der Bit-Kombinations-Einrichtung verursacht werden. Durch die erfindungsgemäße Verbesserung werden somit die Laufzeitprobleme beseitigt, die durch äußere, die Takt- und Datensignale beeinflussende Bedingungen hervorgerufen werden.According to the invention, the device for disposal of race signs or runtime problems between those supplied to the bit combiner Clock and data signals in addition to one in the bit Combination facility existing internal facility provided to eliminate a runtime problem be. Such an internal facility eliminates runtime problems, through internal circuit configurations of the bit combiner. Through the improvement according to the invention eliminates the runtime problems caused by external, the Conditions influencing clock and data signals will.

Ein anderes vorteilhaftes Merkmal der Erfindung besteht in einer Einrichtung, welche die Informationsmenge, die während einer gegebenen Periode des Taktsignals zur Analyse eingegeben wird, vergrößert. Eine solche Vergrößerung kann in Verbindung mit der Beseitigung von Laufzeitproblemen vorgenommen werden. Nach einem anderen Lösungsgedanken ist die Einrichtung zum Vergrößern der der Bit-Kombinations-Einrichtung zugeführten Informationsmenge mit einer Einrichtung kombiniert, welche die Bit-Kombinations-Einrichtung zur mehrmaligen Übernahme von Daten während eines Taktintervalls bzw. einer Taktperiode triggert.Another advantageous feature of the invention is  in a facility that measures the amount of information that during a given period of the clock signal for analysis is entered, enlarged. Such an enlargement can be combined with the elimination of runtime problems be made. After another Solution idea is the facility to enlarge the amount of information supplied to the bit combiner combined with a device that the Bit combination device for repeated takeover of data during a clock interval or period triggers.

Im folgenden wird die Erfindung mit ihren Vorteilen und weiteren vorteilhaften Ausgestaltungen anhand bevorzugter, schematisch dargestellter Ausführungsbeispiele näher erläutert. In den Zeichnungen zeigen:In the following the invention with its advantages and further advantageous embodiments based on preferred schematically illustrated embodiments explained. The drawings show:

Fig. 1 eine Ausführungsform einer üblichen Prüfvorrichtung nach dem Stand der Technik mit einem Bitkombinations-Generator, Fig. 1 shows an embodiment of a conventional test apparatus according to the prior art with a Bitkombinations generator,

Fig. 2 Takt- und Datensignal-Wellenformen zur Erläuterung von nach dem Stand der Technik bestehenden Schwierigkeiten und ihrer erfindungsgemäßen Überwindung, Fig. 2 clock and data signal waveforms for explaining the prior art difficulties encountered and overcome according to the invention,

Fig. 3 Blockschaltbilder von erfindungsgemäßen Schaltungsanordnungen für die Überwindung der in Fig. 2 dargestellten Schwierigkeiten, Fig. 3 are block diagrams of circuitry according to the invention for overcoming the difficulties shown in Fig. 2,

Fig. 4 Wellenformen zur Erläuterung einer weiteren gemäß dem Stand der Technik bestehenden Schwierigkeit, Fig. 4 shows waveforms for explaining another prior art existing difficulty,

Fig. 5 ein Blockschaltbild für eine Schaltungsanordnung zur Überwindung der in Fig. 4 dargestellten Schwierigkeit, Fig. 5 is a block diagram of a circuit arrangement to overcome the problem illustrated in Fig. 4,

Fig. 6 eine spezielle Ausführungsform der in Fig. 5 dargestellten Schaltungsanordnung, und Fig. 6 shows a special embodiment of the circuit arrangement shown in Fig. 5, and

Fig. 7 eine Anordnung, die in sich die in Fig. 3c und 6 dargestellten Verbesserungen vereint. Fig. 7 shows an arrangement that combines the improvements shown in Fig. 3c and 6.

In Fig. 1 ist ein Teil einer üblichen herkömmlichen elektronischen Prüfvorrichtung 10 mit einem Bitkombinations- Generator 12 dargestellt. Aus dem Stand der Technik ist bekannt, daß solche Vorrichtungen dazu benutzt werden, Digitalschaltungen durch Feststellung der Antwortsequenzen an bestimmten Schaltungsknoten auf eine vorgeschriebene Sequenz von eingegebenen digitalen Signalen zu prüfen. Der Bitkombinations-Generator 12 umfaßt üblicherweise ein Schieberegister.In Fig. 1 a part of a usual conventional electronic testing device 10 is shown with a Bitkombinations- generator 12. It is known from the prior art that such devices are used to test digital circuits for a prescribed sequence of input digital signals by ascertaining the response sequences at certain circuit nodes. The bit combination generator 12 typically includes a shift register.

Der Bitkombinations-Generator 12 empfängt an einem Eingang 14 ein Taktsignal, das speziell zur Verwendung durch ihn oder innerhalb der nachfolgend als Prüfling bezeichneten zu prüfenden Einheit erzeugt wird. Der Prüfling gibt ein digitales Datensignal an einen zweiten Eingang 16 ab. Zusätzlich sind Eingänge 18 und 20 vorgesehen, die entsprechende Signale zum Starten und Stoppen der Erzeugung einer Bitkombination bzw. Signatur durch Wahl eines speziellen Zeitfensters zum Prüfen der Knotenantwort entsprechend bekannten oder gewünschten Kriterien empfangen.The bit combination generator 12 receives at an input 14 a clock signal which is generated specifically for use by it or within the unit to be tested, hereinafter referred to as the device under test. The device under test outputs a digital data signal to a second input 16 . In addition, inputs 18 and 20 are provided which receive corresponding signals for starting and stopping the generation of a bit combination or signature by selecting a special time window for checking the node response in accordance with known or desired criteria.

Die Erzeugung der Start- und Stopsignale und der Taktsignale für den Bitkombinations-Generator 12 ist nicht Teil der Erfindung. Die Erfindung bezieht sich vielmehr hauptsächlich auf die Beziehung zwischen Takt- und Datensignalen an den Eingängen 14 und 16 des Bitkombinations- Generators 12 und auf eine Verbesserung der Fähigkeit des Generators 12, zwischen den verschiedenen Datenpegeln und Übergängen am Eingang 16 zu vorgegebenen, durch das Taktsignal am Eingang 14 definierten Intervallen zu unterscheiden. Insbesondere übernimmt das Schieberegister des Bitkombinations-Generators 12 die am Eingang 16 anstehenden Daten in vom Taktsignal am Eingang 14 definierten Zeitintervallen. Wie der Fachwelt bekannt, überprüft der Bitkombinations-Generator 12 die Datensignale zu Zeitpunkten, die den ansteigenden Impulsflanken des mit der Wellenform a gemäß Fig. 2 dargestellten Taktsignals entsprechen. Eine andere Möglichkeit besteht darin, daß der Bitkombinations-Generator 12 die Daten an den abfallenden Impulsflanken der Taktsignale überprüft.The generation of the start and stop signals and the clock signals for the bit combination generator 12 is not part of the invention. Rather, the invention relates primarily to the relationship between clock and data signals at the inputs 14 and 16 of the bit combination generator 12 and to an improvement in the ability of the generator 12 to predetermined between the various data levels and transitions at the input 16 by the clock signal to differentiate the intervals defined at input 14 . In particular, the shift register of the bit combination generator 12 takes over the data present at the input 16 at time intervals defined by the clock signal at the input 14 . As is known to those skilled in the art, the bit combination generator 12 checks the data signals at times which correspond to the rising pulse edges of the clock signal represented by the waveform a according to FIG. 2. Another possibility is that the bit combination generator 12 checks the data on the falling pulse edges of the clock signals.

Eine durch die Erfindung überwundene Schwierigkeit bezieht sich auf den Fall, bei dem das Datensignal an oder ungefähr an einem Übergangszeitpunkt des dem Bitkombinations- Generator 12 zugeführten Taktsignals wechselt. Folglich kann die vom Generator 12 erzeugte jeweilige Bitkombination unstabil sein und sich auf kleinere Umgebungsveränderungen hin, welche die zeitliche Lage des Takt- oder des Datensignals beeinflussen, ändern. Üblicherweise wird ein solcher Fall als Wettlauferscheinung bezeichnet, bei dem zwischen dem Ankommen des Daten- und des Taktsignalübergangs am Bitkombinations- Generators 12 ein "Wettlauf" stattfindet, dessen Ausgang für die sich ergebende Bitkombination maßgebend ist.A difficulty overcome by the invention relates to the case where the data signal changes at or approximately at a transition time of the clock signal supplied to the bit combination generator 12 . As a result, the respective bit combination generated by the generator 12 can be unstable and can change in response to smaller environmental changes which influence the temporal position of the clock or data signal. Such a case is usually referred to as a race phenomenon in which a "race" takes place between the arrival of the data and the clock signal transition at the bit combination generator 12 , the output of which is decisive for the resulting bit combination.

In Fig. 2 ist mit der Wellenform b ein Datensignal mit vier Übergängen dargestellt. Beim gezeigten Beispiel treten die Übergänge 2 und 3 des Datensignals in unmittelbarer Nachbarschaft der positiven Übergänge des Taktsignals mit der Wellenform a auf, wogegen die Übergänge 1 und 4 in der Nähe von negativen Übergängen des Taktsignals mit der Wellenform a liegen.In Fig. 2, the waveform b shows a data signal with four transitions. In the example shown, the transitions 2 and 3 of the data signal occur in the immediate vicinity of the positive transitions of the clock signal with the waveform a , whereas the transitions 1 and 4 are in the vicinity of negative transitions of the clock signal with the waveform a .

Für den Fall, daß der Bitkombinations-Generator 12 zur Prüfung des Datensignals bei negativen Übergängen des Taktsignals getriggert wird, kann das Feststellen oder Nichtfeststellen der Übergänge 1 und 4 des Datensignals davon abhängig sein, welcher Übergang den "Wettlauf gewinnt". Unabhängig von der Betriebsgüte des Prüflings kann somit die vom Generator 12 erzeugte Bitkombination aus Gründen, die mit dem einwandfreien Arbeiten des Prüflings überhaupt nichts zu tun haben, ein einwandfreies oder nicht einwandfreies Arbeiten des Prüflings anzeigen. Umgekehrt können bei einem Bitkombinations- Generator 12, der zum Prüfen des Datensignals auf positive Übergänge des Taktsignals anspricht, die Übergänge 2 und 3 verpaßt oder festgestellt werden, abhängig von kleineren Veränderungen bei der zeitlichen Steuerung, der Beruhigungszeit, den Umgebungsbedingungen o. dgl. Gleichgültig, ob bei positiven oder negativen Übergängen getriggert wird, es ist ersichtlich, daß eine Beziehung zwischen den Takt- und Datensignalen insoweit zu unstabilen Ergebnissen führen kann, als eine spezielle Bitkombination erzeugt werden und sich unabhängig von einwandfreiem oder nicht einwandfreiem Betrieb des Prüflings verändern kann. Es sei darauf hingewiesen, daß die vorstehend beschriebenen Schwierigkeiten nicht auf nicht ordnungsgemäßes Arbeiten des Bitkombinations- Generators zurückgehen, der an seinem Eingang 16 ankommende Daten ordnungsgemäß überprüft.In the event that bit combination generator 12 is triggered to test the data signal upon negative transitions of the clock signal, the detection or non-detection of transitions 1 and 4 of the data signal may depend on which transition "wins the race". Regardless of the operational quality of the test object, the bit combination generated by the generator 12 can therefore indicate that the test object is working properly or not properly for reasons that have nothing to do with the correct functioning of the test object. Conversely, in a bit combination generator 12 that responds to test the data signal for positive transitions of the clock signal, transitions 2 and 3 may be missed or detected depending on minor changes in timing, settling time, environmental conditions, or the like. Indifferent Whether triggering on positive or negative transitions, it can be seen that a relationship between the clock and data signals can lead to unstable results insofar as a special bit combination is generated and can change irrespective of whether the device under test is operating properly or not. It should be noted that the difficulties described above are not due to improper operation of the bit combination generator which properly checks data arriving at its input 16 .

Die Instabilitäten der vom Generator 12 erzeugten Bitkombination rühren lediglich her von dem Zusammenfallen oder Quasi-Zusammenfallen von Daten- und Taktsignalübergängen.The instabilities of the bit combination generated by the generator 12 result only from the coincidence or quasi-coincidence of data and clock signal transitions.

Die vorstehend beschriebenen Schwierigkeiten werden erfindungsgemäß mit den in Fig. 3a, 3b und 3c dargestellten Anordnungen überwunden, bei denen zwischen die Takt- und Datensignale einstellbare relative Verzögerungen eingefügt sind. Gemäß Fig. 3a und 3c kann somit eine einstellbare relative Verzögerung 22 für das Taktsignal vorgesehen sein, und gemäß Fig. 3b und 3c eine einstellbare Verzögerung 24 für das Datensignal. Gemäß Fig. 3c kann eine Verzögerung sowohl für das Taktsignal als auch für das Datensignal vorgesehen sein.The above-described difficulties are overcome according to the invention with the arrangements shown in FIGS . 3a, 3b and 3c, in which adjustable relative delays are inserted between the clock and data signals. According to FIGS . 3a and 3c, an adjustable relative delay 22 can thus be provided for the clock signal, and according to FIGS . 3b and 3c an adjustable delay 24 for the data signal. According to FIG. 3c, a delay can be provided both for the clock signal and for the data signal.

Durch Einstellen der in Fig. 3a, 3b oder 3c dargestellten Verzögerungseinrichtungen 22 bzw. 24 auf einen beliebigen oder einen Nominalwert kann zwischen den Takt- und Datensignalen eine vorbestimmte Beziehung, z. B. entsprechend den Wellenformen a und b in Fig. 2, hergestellt wrden. Kommt es zu Laufzeitproblemen, kann der Benutzer durch Einstellen der Verzögerung diesen Zustand aufheben und die Stabilität der erzeugten Bitkombination fördern, wodurch die Zuverlässigkeit der mit der Vorrichtung zur Bit-Kombinationsanalyse ausgestatteten Prüfvorrichtung erhöht wird.By setting the delay devices 22 or 24 shown in FIGS . 3a, 3b or 3c to any or a nominal value, a predetermined relationship, e.g. B. were produced according to the waveforms a and b in Fig. 2. If runtime problems arise, the user can cancel this state by adjusting the delay and promote the stability of the bit combination generated, as a result of which the reliability of the test device equipped with the device for bit combination analysis is increased.

Wie am Beispiel der Wellenform c in Fig. 2 dargestellt, kann das Datensignal so eingestellt sein, daß es gegenüber dem Taktsignal etwas voreilt. Die Voreilung ist bei der Ausführungsform gemäß Fig. 3a durch Vergrößern der Verzögerung des Taktsignals mit der Verzögerungseinrichtung 22 erzielbar. Bei der Ausführungsform gemäß Fig. 3b ist die Voreilung des Datensignals durch Verkleinern der mit der Verzögerungseinrichtung 24 erzeugten Verzögerung erzielbar. Die Ausführungsform gemäß Fig. 3c ermöglicht entweder eine Vergrößerung der mit der Einrichtung 22 erzeugten Verzögerung, eine Verkleinerung der mit der Einrichtung 24 erzeugten Verzögerung oder eine kombinierte Einstellung der Verzögerungseinrichtungen 22 und 24, wodurch sich eine Nettoänderung der relativen Verzögerung ergibt, derart, daß das Taktsignal gegenüber dem Datensignal zusätzlich verzögert wird. Die Wellenform c in Fig. 2 zeigt, daß die Übergänge 1 und 4 gegenüber den negativen Übergängen des Taktsignals so voreilen, daß ein Laufzeitproblem zwischen den beiden Signalen beseitigt ist. Es ist diesbezüglich ferner ersichtlich, daß das Laufzeitproblem zwischen dem Übergang 3 und dem positiven Übergang des Taktsignals überwunden ist. Das Laufzeitproblem zwischen dem Übergang 2 und dem positiven Übergang des Taktsignals bleibt jedoch bestehen. Allerdings ist das Laufzeitproblem am Übergang 2 bei einem durch einen negativen Übergang getriggerten Bitkombinations-Generator 12 ohne Bedeutung.As shown by the example of the waveform c in Fig. 2, the data signal can be set so that it is somewhat ahead of the clock signal. In the embodiment according to FIG. 3a, the advance can be achieved by increasing the delay of the clock signal with the delay device 22 . In the embodiment according to FIG. 3b, the advance of the data signal can be achieved by reducing the delay generated by the delay device 24 . The embodiment of Fig. 3c allows either an increase in the delay generated by the device 22 , a reduction in the delay generated by the device 24 or a combined setting of the delay devices 22 and 24 , resulting in a net change in the relative delay such that Clock signal compared to the data signal is additionally delayed. Waveform c in Fig. 2 shows that transitions 1 and 4 lead so far over the negative transitions of the clock signal that a runtime problem between the two signals is eliminated. In this regard, it can also be seen that the runtime problem between transition 3 and the positive transition of the clock signal has been overcome. However, the runtime problem between transition 2 and the positive transition of the clock signal remains. However, the runtime problem at transition 2 is irrelevant for a bit combination generator 12 triggered by a negative transition.

Bei einem durch positiven Übergang getriggerten Bitkombinations- Generator 12 hat die durch die Wellenform c dargestellte relative Verzögerungseinstellung kaum Konsequenzen. Wenngleich das Laufzeitproblem am Übergang 3 beseitigt ist, bleibt das Laufzeitproblem am Übergang 2 bestehen, so daß die Stabilität der sich ergebenden Bitkombination und die Verläßlichkeit der Prüfung fraglich bleiben, obgleich sowohl der Prüfling als auch die die Bitkombination erzeugende Prüfvorrichtung einwandfrei arbeiten können. Folglich kann vom Benutzer eine Verzögerungseinstellung in der entgegengesetzten Richtung, also eine Verzögerung des Datensignals gegenüber dem Taktsignal, versucht werden. Die Wellenform d zeigt, daß eine Verzögerung des Datensignals tatsächlich die Laufzeitprobleme zwischen Datensignalübergängen und positiven Übergängen des Taktsignals beseitigt. Bei einem durch positiven Übergang getriggerten Bit-Kombinatons-Generator hat das sich ergebende Laufzeitproblem zwischen dem Übergang 2 und einem negativen Übergang des Taktsignals keine Folgen.In the case of a bit combination generator 12 triggered by a positive transition, the relative delay setting represented by the waveform c has hardly any consequences. Although the runtime problem at transition 3 is eliminated, the runtime problem at transition 2 remains, so that the stability of the resulting bit combination and the reliability of the test remain questionable, although both the test object and the test device producing the bit combination can work properly. Consequently, the user can attempt to set a delay in the opposite direction, that is to say to delay the data signal with respect to the clock signal. Waveform d shows that delaying the data signal actually eliminates the runtime problems between data signal transitions and positive clock signal transitions. In the case of a bit combination generator triggered by a positive transition, the resulting runtime problem between transition 2 and a negative transition of the clock signal has no consequences.

Um das verzögerte Signal mit der Wellenform d zu erhalten, kann die mit der Verzögerungseinrichtung 22 erzeugte Verzögerung von ihrem Nennwert so zurückgenommen werden, daß das Taktsignal gegenüber dem Datensignal vorteilt. Umgekehrt kann die mit der Verzögerungseinrichtung 24 erzeugte Verzögerung vergrößert werden, oder es kann bei der Ausführungsform gemäß Fig. 3c eine Kombination von Einstellungen angewandt werden, die zu einer Nettovergrößerung der relativen Verzögerung zwischen Daten- und Taktsignal führt.In order to obtain the delayed signal with the waveform d , the delay generated by the delay device 22 can be withdrawn from its nominal value in such a way that the clock signal prefers the data signal. Conversely, the delay generated by the delay device 24 can be increased, or a combination of settings can be applied in the embodiment according to FIG. 3c, which leads to a net increase in the relative delay between data and clock signal.

Im Vorstehenden wurden ein Verfahren und eine Vorrichtung beschrieben, nach dem und mit der der Benutzer Signalverzögerungen einstellen kann, um betriebliche Unstabilität eines Prüfsystems, das mit einer Vorrichtung zur Bit-Kombinationsanalyse ausgestattet ist, zu überwinden und deren Ergebnisse verläßlicher zu gestalten.In the foregoing there have been a method and an apparatus described by and with which the user Signal delays can adjust to operational Unstability of a test system using a device is equipped for bit combination analysis, too overcome and make their results more reliable.

Die erfindungsgemäß vorgesehene veränderbare Verzögerung ermöglicht es dem Benutzer, die Beziehung zwischen Takt- und Datensignalen zu verschieben, um eine stabilere Bitkombination von hoher Güte zu erhalten. Eine solche Anordnung ermöglicht die Auslegung einer Vorrichtung zur Bit-Kombinationsanalyse für den Betrieb bei höheren Frequenzen, bei denen die Laufzeiten in bezug auf die Taktsignalperioden signifikant werden, und bei denen Zeitunsicherheiten der Daten- und Taktsignalübergänge berücksichtigt werden müssen, um sicherzustellen, daß sich die beiden Übergänge nicht gegenseitig stören. Weil durch die Erfindung die Vornahme einer Verzögerungseinstellung während einer Prüfung ermöglicht wird, können Störungen oder Laufzeitprobleme zwischen den beiden Signalen vermieden werden.The variable delay provided according to the invention allows the user to determine the relationship between Shift clock and data signals to a more stable Obtain bit combination of high quality. A such an arrangement enables the design of a device for bit combination analysis for operation at higher frequencies at which the transit times in become significant with respect to the clock signal periods, and where time uncertainties of the data and clock signal transitions must be taken into account to ensure that the two transitions are not interfere with each other. Because the invention by the invention a delay setting during a test Disruptions or runtime problems are possible be avoided between the two signals.

In dieser Hinsicht sei darauf hingewiesen, daß es zur Erzielung der gewünschten Beziehung zwischen Takt- und Datensignalen, bei der eine stabile und verläßliche Bitkombination erhalten wird, notwendig sein kann, mehrere Prüfungen vorzunehmen. Bei jeder Prüfung kann der Betrag der Verzögerung zwischen den Takt- und Datensignalen eingestellt werden, und die Stabilität der sich ergebenden Bitkombination kann nach einigen Sekunden oder auch Stunden und nach möglichen Veränderungen der Umgebungsbedingungen beobachtet werden. Weil die Stabilität der Bitkombination elektronisch feststellbar ist, z. B. durch Erstellen einer ausreichenden Anzahl von Bitkombinationen und durch Feststellen von Änderungen der Bitkombinationen, kann das Einstellen der Verzögerungseinrichtung 22 bzw. 24 gemäß Fig. 3a, 3b und 3c mechanisiert werden. Eine Prüfsteuerung kann so programmiert sein, daß sie die Verzögerungen schrittweise verändert und die entsprechenden Bitkombinationen für einen bestimmten Verzögerungsbereich ermittelt. Die Anzeigen bzw. Werte mit den größten Stabilität würden elektronisch bestimmt, um so eine optimale Verzögerung, vorzugsweise in der Mitte des Bereiches stabiler Verzögerungen, zu finden, bei der eine Bitkombination von erhöhter Verläßlichkeit erhalten wird.In this regard, it should be noted that in order to achieve the desired relationship between clock and data signals, in which a stable and reliable bit combination is obtained, it may be necessary to carry out several tests. With each test, the amount of delay between the clock and data signals can be adjusted and the stability of the resulting bit combination can be observed after a few seconds or even hours and after possible changes in the environmental conditions. Because the stability of the bit combination can be determined electronically, e.g. B. by creating a sufficient number of bit combinations and by detecting changes in the bit combinations, the setting of the delay device 22 or 24 can be mechanized according to FIGS . 3a, 3b and 3c. A test controller can be programmed so that it changes the delays step by step and determines the corresponding bit combinations for a specific delay range. The displays or values with the greatest stability would be determined electronically in order to find an optimal delay, preferably in the middle of the range of stable delays, in which a bit combination of increased reliability is obtained.

Aus dem Vorstehenden ergibt sich, daß durch die Erfindung der Betrieb einer Vorrichtung zur Bit-Kombinationsanalyse bei höheren Taktfrequenzen ermöglicht wird. Außer den in Fig. 2 dargestellten Wettlauferscheinungen kann zwischen Takt- und Datensignalen eine Zeitbeziehung bestehen, die verhindert, daß der Bitkombinations- Generator 12 auf spezielle Datensignalübergänge anspricht. Eine derartige Beziehung ist durch die Wellenformen gemäß Fig. 4 dargestellt, wobei die Wellenform a einem Taktsignal und die Wellenform b einem Datensignal zugeordnet ist. Zeitpunkte mit positivem Taktsignalübergang sind durch strichpunktierte Linien, solche für negative Taktsignalübergänge mit punktierten Linien, ähnlich wie in Fig. 2, dargestellt.It follows from the above that the invention enables the operation of a device for bit combination analysis at higher clock frequencies. In addition to the race phenomena shown in FIG. 2, there may be a time relationship between clock and data signals which prevents the bit combination generator 12 from responding to special data signal transitions. Such a relationship is represented by the waveforms according to FIG. 4, the waveform a being associated with a clock signal and the waveform b being associated with a data signal. Times with a positive clock signal transition are shown by dash-dotted lines, those for negative clock signal transitions with dotted lines, similar to that in FIG. 2.

Wie dargestellt, kann ein Zustand eintreten, bei dem ein Datenereignis mit ziemlich hoher Frequenz vorkommt und vom Bitkombinations-Generator nicht festgestellt wird. Insbesondere wird ein durch die positiven Taktimpulsübergänge getriggerter Bitkombinations-Generator die Datensignalübergänge 1 und 2 nicht feststellen, übernehmen oder beobachten, und ein durch negative Taktimpulsübergänge getriggerter Bitkombinations-Generator wird die Datensignalübergänge 3 und 4 nicht feststellen, übernehmen oder beobachten. Wenngleich eine durch positive Übergänge des Taktsignals getriggerte herkömmliche Vorrichtung den Datenimpuls zwischen den Übergängen 3 und 4 feststellt, wird sie den Datenimpuls zwischen den Übergängen 1 und 2 nicht feststellen. In ähnlicher Weise wird ein herkömmlicher Bitkombinations- Generator, der zur Übernahme der Daten durch negative Taktimpulsübergänge getriggert wird, das Datenereignis zwischen den Übergängen 1 und 2 nicht feststellen, jedoch Daten zwischen den Übergängen 3 und 4 übernehmen.As shown, a condition can arise where a data event occurs at a fairly high frequency and is not detected by the bit combination generator. In particular, a bit combination generator triggered by the positive clock pulse transitions will not detect, accept, or observe data signal transitions 1 and 2 , and a bit combination generator triggered by negative clock pulse transitions will not determine, accept, or observe data signal transitions 3 and 4 . Although a conventional device triggered by positive transitions of the clock signal detects the data pulse between transitions 3 and 4 , it will not detect the data pulse between transitions 1 and 2 . Similarly, a conventional bit combination generator, which is triggered by negative clock pulse transitions to take over the data, will not detect the data event between transitions 1 and 2 , but will take over data between transitions 3 and 4 .

Durch die Erfindung wird dieser Nachteil des Standes der Technik mit einer Vorrichtung überwunden, die einen Bitkombinations-Generator zur mehrmaligen Übernahme von Daten während eines Taktimpulszyklus triggert. Bei der derzeit bevorzugten Ausführungsform dieser Vorrichtung werden Daten zweifach getaktet, mit anderen Worten, ist eine Schaltungsanordnung vorgesehen, welche Daten innerhalb eines Taktintervalls zweimal übernimmt (s. Fig. 5). Die in Fig. 5 dargestellte Ausführungsform empfängt das Taktsignal am Eingang 14 und generiert daraus in einer Schaltungsanordnung 26 ein Zweifach-Takt-Signal. Somit werden von der Schaltungsanordnung 26 während jedes Taktintervalls mehrere Triggersignale erzeugt, die bewirken, daß der Bitkombinations-Generator 12 während jedes Taktzyklus Daten mehrmals, insbesondere zweimal übernimmt. Vorzugsweise wird die Vielzahl von Triggersignalen mit gleichmäßigen Abständen innerhalb des Taktzyklus erzeugt, so daß der Bitkombinations- Generator 12 in der Lage ist, ein Datenereignis von einer bestimmten Dauer unabhängig vom Zyklusintervall, in dem das Ereignis vorkommt, festzustellen. Wenngleich die zeitliche Steuerung der Vielzahl von durch die Schaltungsanordnung 26 erzeugten Triggersignalen willkürlich sein kann, werden die Triggersignale bei einem Rechteckwellen-Taktsignal vorzugsweise in Übereinstimmung mit dessen ansteigenden und abfallenden Übergängen erzeugt, weil diese Übergänge den Taktzyklus in gleiche Intervalle unterteilen. Der Bitkombinations-Generator 12 übernimmt Eingangsdaten somit mit einer ein Mehrfaches der Taktsignalfrequenz betragenden Frequenz.The invention overcomes this disadvantage of the prior art with a device which triggers a bit combination generator for the repeated acceptance of data during a clock pulse cycle. In the currently preferred embodiment of this device, data is clocked twice, in other words, a circuit arrangement is provided which takes over data twice within a clock interval (see FIG. 5). The embodiment shown in FIG. 5 receives the clock signal at input 14 and generates a double clock signal therefrom in a circuit arrangement 26 . The circuit arrangement 26 thus generates a plurality of trigger signals during each clock interval, which have the effect that the bit combination generator 12 accepts data several times, in particular twice, during each clock cycle. Preferably, the plurality of trigger signals are generated at regular intervals within the clock cycle so that the bit combination generator 12 is able to determine a data event of a certain duration regardless of the cycle interval in which the event occurs. Although the timing of the plurality of trigger signals generated by circuitry 26 may be arbitrary, the trigger signals for a square wave clock signal are preferably generated in accordance with its rising and falling transitions because these transitions divide the clock cycle into equal intervals. The bit combination generator 12 thus accepts input data at a frequency which is a multiple of the clock signal frequency.

In Fig. 6 ist eine Schaltungsanordnung zum Erzeugen von Zweifach-Triggerimpulsen ausgehend vom Taktsignal dargestellt. Das Eingangstaktsignal wird von einer Verzögerungseinrichtung 28 empfangen; deren Ausgang und das Taktsignal werden von einem Exklusives-ODER-Glied 30 empfangen. Wenn während eines Teils des Taktzyklus der Ausgang der Verzögerungseinrichtung 28 den gleichen Schaltwert hat wie das Taktsignal selbst, führt der Ausgang des Exklusives-ODER-Gliedes 30 den Schaltwert 0. Bei einem - positiven oder negativen - Wechsel des Taktsignals empfängt das Exklusives-ODER-Glied 30 zwei verschiedene Eingangssignale und schaltet somit an seinem Ausgang auf eine logische "1" oder einen hohen Schaltwert um. Nach Ablauf der von der Verzögerungsschaltung 28 erzeugten Verzögerung sind die beiden Eingangssignale am Verknüpfungsglied 30 wieder gleich, und sein Ausgang geht auf einen niedrigen Schaltwert zurück.In FIG. 6, a circuit arrangement for generating two-way trigger pulses is shown starting from the clock signal. The input clock signal is received by a delay device 28 ; the output and the clock signal are received by an exclusive OR gate 30 . If, during part of the clock cycle, the output of the delay device 28 has the same switching value as the clock signal itself, the output of the exclusive OR gate 30 carries the switching value 0. When the clock signal changes, positive or negative, the exclusive OR receives Link 30 two different input signals and thus switches to a logic "1" or a high switching value at its output. After the delay generated by the delay circuit 28 has expired, the two input signals at the logic element 30 are the same again and its output goes back to a low switching value.

Bei jedem Übergang des in Fig. 4 mit der Wellenform a dargestellten Taktsignals erzeugt die Schaltung 26 somit einen positiven und einen negativen Übergang, vorausgesetzt, daß die von der Verzögerungsschaltung 28 erzeugte Verzögerung weniger als die Dauer eines Taktimpulses der Wellenform a beträgt. Die Schaltung 26 erzeugt einen positiven Übergang in Übereinstimmung mit jedem der Taktimpulsübergänge und einen negativen Übergang, der um einen durch die Verzögerungsschaltung 28 eingestellten Betrag gegenüber dem Übergang des Taktsignals verzögert ist.Thus, each transition of the clock signal shown in FIG. 4 with waveform a produces circuit 26 a positive and a negative transition, provided that the delay generated by delay circuit 28 is less than the duration of a clock pulse of waveform a . Circuit 26 produces a positive transition in accordance with each of the clock pulse transitions and a negative transition delayed by an amount set by delay circuit 28 from the transition of the clock signal.

Folglich empfängt der Bitkombinations-Generator 12 bei jedem Taktsignalübergang sowohl positive als auch negative Triggereingangssignale. Bei einem durch positiven Übergang getriggerten Bitkombinations-Generator wird somit ein Triggerimpuls zwischen den Übergängen 1 und 2 der in Fig. 4 mit der Wellenform b dargestellten Datensignale empfangen, und ebenso wie das durch die Übergänge 3 und 4 charakterisierte Ereignis wird das den Übergängen 1 und 2 entsprechende Ereignis übernommen und zur Bildung der geeigneten Bitkombination benutzt. In ähnlicher Weise wird bei durch negativen Übergang getriggerten Bitkombinations-Generatoren zwischen den Übergängen 3 und 4 des Datensignals ein negativer Triggerimpuls bereitgestellt, so daß beide Datenereignisse zur Bildung der richtigen Bitkombination übernommen werden.As a result, the bit combination generator 12 receives both positive and negative trigger input signals upon each clock signal transition. In the case of a bit combination generator triggered by a positive transition, a trigger pulse is thus received between transitions 1 and 2 of the data signals shown in FIG. 4 with waveform b , and just like the event characterized by transitions 3 and 4 , this becomes transitions 1 and 2 appropriate event taken over and used to form the appropriate bit combination. Similarly, in the case of bit combination generators triggered by negative transition, a negative trigger pulse is provided between transitions 3 and 4 of the data signal, so that both data events are taken over to form the correct bit combination.

Durch Bereitstellen mehrerer Triggerimpulse während jedes Taktzyklus werden somit zur Bildung der Bitkombination zusätzliche Informationen benutzt. Durch Takten an beiden Flanken eines Taktimpulses wird die in das Schieberegister des Bitkombinations-Generators 12 eingetragene Informationsmenge verdoppelt. Bei einer Anordnung gemäß Fig. 5 und 6 wird somit die Verläßlichkeit einer Bitkombination erhöht.By providing several trigger pulses during each clock cycle, additional information is thus used to form the bit combination. The amount of information entered into the shift register of the bit combination generator 12 is doubled by clocking on both edges of a clock pulse. With an arrangement according to FIGS. 5 and 6, the reliability of a bit combination is thus increased.

Fig. 7 zeigt eine Anordnung mit einer einstellbaren relativen Verzögerung zwischen Takt- und Datensignalen mittels Verzögerungsschaltungen 22 und 24, und mit der Anordnung zum zweimaligen Triggern des Bit-Kombinations- Generators 12 bei jedem Taktzyklus. Die Ausführungsform gemäß Fig. 7 läßt sich somit zum Überwinden von Laufzeitproblemen und zum Feststellen von Datenereignissen kurzer Dauer benutzen. Fig. 7 shows an arrangement with an adjustable relative delay between clock and data signals by means of delay circuits 22 and 24 , and with the arrangement for triggering the bit combination generator 12 twice for each clock cycle. The embodiment according to FIG. 7 can thus be used to overcome runtime problems and to determine data events of short duration.

Claims (10)

1. Vorrichtung zum Prüfen einer elektronischen Schaltung mit einer Bit-Kombinations-Einrichtung zum Vergleichen eines dynamischen gepulsten Signals, das als Antwort auf die Beaufschlagung der Schaltung mit einem vorbestimmten dynamischen gepulsten Eingangssignal an einem Schaltungsknoten erhalten wird, mit einer korrekten Antwort auf das gepulste Eingangssignal, das an einem entsprechenden Schaltungsknoten einer einwandfrei arbeitenden Schaltung erhalten wird, gekennzeichnet durch folgende Merkmale:
Eine Laufzeiteinrichtung zum Beseitigen von Wettlauferscheinungen zwischen einem Taktsignal und einem Datensignal am Eingang der Bit-Kombinations-Einrichtung; eine Einstelleinrichtung zum Einstellen der Laufzeiteinrichtung.1. An electronic circuit testing device having a bit combiner for comparing a dynamic pulsed signal obtained in response to applying a predetermined dynamic pulsed input signal to a circuit node with a correct response to the pulsed input signal , which is obtained at a corresponding circuit node of a perfectly functioning circuit, characterized by the following features:
A runtime device for eliminating race phenomena between a clock signal and a data signal at the input of the bit combination device; an adjusting device for adjusting the runtime device. 2. Vorrichtung nach Anspruch 1, gekennzeichnet durch folgende Merkmale:
Die Einstelleinrichtung umfaßt eine vom Benutzer betätigbare Verzögerungseinrichtung, die in einen der Bit-Kombinations-Einrichtung zugeordneten Signalpfad eingeschaltet ist. 2. Device according to claim 1, characterized by the following features:
The setting device comprises a delay device which can be operated by the user and is switched on in a signal path assigned to the bit combination device. 3. Vorrichtung nach Anspruch 2, gekennzeichnet durch folgende Merkmale:
Die vom Benutzer betätigbare Verzögerungseinrichtung umfaßt eine veränderbare Verzögerungseinrichtung, die in einen Taktsignalpfad eingeschaltet ist und der Einstellung der Zeitlage eines an der Bit-Kombinations- Einrichtung empfangenen Taktsignals dient, mit dem die Bit-Kombinations-Einrichtung bei Anstehen von Daten an einem Datensignalpfad getriggert wird; wodurch eine vom Benutzer betätigbare Einstellung der relativen Zeitlage zwischen dem Taktsignal und dem Datensignal zum Beseitigen von Wettlauferscheinungen zwischen den beiden Signalen zur Verfügung steht.3. Device according to claim 2, characterized by the following features:
The delay device which can be operated by the user comprises a changeable delay device which is switched into a clock signal path and serves to set the timing of a clock signal received at the bit combination device, with which the bit combination device is triggered when data is present on a data signal path ; whereby a user-operable setting of the relative time position between the clock signal and the data signal is available for eliminating signs of racing between the two signals. 4. Vorrichtung nach Anspruch 2 und 3, gekennzeichnet durch folgende Merkmale:
Die vom Benutzer betätigbare Verzögerungseinrichtung umfaßt eine in einen Datensignalpfad eingeschaltete veränderbare Verzögerungseinrichtung zur Einstellung der Zeitlage eines an der Bit-Kombinations-Einrichtung zur Analyse durch letztere zu einem vom Taktsignal festgelegten Zeitpunkt empfangenen Datensignals; wodurch eine Einstellung der relativen Zeitlage zwischen dem Taktsignal und dem Datensignal zum Beseitigen von Wettlauferscheinungen zwischen den beiden Signalen zur Verfügung steht.4. Apparatus according to claim 2 and 3, characterized by the following features:
The delay device which can be actuated by the user comprises a variable delay device which is switched into a data signal path and which adjusts the timing of a data signal received at the bit combination device for analysis by the latter at a point in time determined by the clock signal; whereby an adjustment of the relative timing between the clock signal and the data signal is available for eliminating signs of racing between the two signals. 5. Vorrichtung nach einem der Ansprüche 1 bis 4, gekennzeichnet durch folgende Merkmale:
Die Bit-Kombinations-Einrichtung umfaßt ferner eine Einrichtung zum Beseitigen von internen Wettlauferscheinungen, die durch die interne Schaltungskonfiguration hervorgerufen werden.5. Device according to one of claims 1 to 4, characterized by the following features:
The bit combination means further includes means for eliminating internal race phenomena caused by the internal circuit configuration. 6. Vorrichtung nach einem der Ansprüche 1 bis 5, gekennzeichnet durch folgende Merkmale:
Eine Einrichtung zum Vergrößern der Menge der in die Bit-Kombinations-Einrichtung während eines bestimmten Zyklus des Taktsignals eingegebenen Information.6. Device according to one of claims 1 to 5, characterized by the following features:
Means for increasing the amount of information input to the bit combiner during a particular cycle of the clock signal. 7. Vorrichtung nach Anspruch 6, gekennzeichnet durch folgende Merkmale:
Die die Menge der Eingangsinformation vergrößernde Einrichtung umfaßt Mittel zum Triggern des Betriebs der Bit-Kombinations-Einrichtung bei ansteigenden und bei abfallenden Übergängen des Taktsignals; wodurch die Eingangsdaten zweimal pro Auftreten eines Taktimpulses in die Bit-Kombinations-Einrichtung eingegeben werden.7. The device according to claim 6, characterized by the following features:
The device which increases the amount of input information comprises means for triggering the operation of the bit combination device when the clock signal rises and falls; whereby the input data is input to the bit combiner twice per occurrence of a clock pulse. 8. Vorrichtung nach einem der Ansprüche 1 bis 7 oder nach dem Oberbegriff von Anspruch 1, gekennzeichnet durch folgende Merkmale:
Eine Einrichtung zum Vergrößern der Menge der in die Bit-Kombinations-Einrichtung während jeweils eines Taktintervalls eingegebenen Informationen mit einer Triggereinrichtung zum Triggern der Bit-Kombinations- Einrichtung zur mehrmaligen Übernahme des Signals von dem genannten Knoten während eines Taktintervalls.8. Device according to one of claims 1 to 7 or according to the preamble of claim 1, characterized by the following features:
A device for increasing the amount of information entered into the bit combination device during a clock interval in each case with a trigger device for triggering the bit combination device for repeated acceptance of the signal from said node during a clock interval. 9. Vorrichtung nach Anspruch 8, gekennzeichnet durch folgende Merkmale:
Die Triggereinrichtung umfaßt eine erste Einrichtung zum Triggern der Bit-Kombinations-Einrichtung zu einem ersten vorbestimmten Zeitpunkt im Taktintervall und eine zweite Einrichtung zum Triggern der Bit-Kombinations- Einrichtung zu einem zweiten vorbestimmten Zeitpunkt im Taktintervall.9. The device according to claim 8, characterized by the following features:
The trigger device comprises a first device for triggering the bit combination device at a first predetermined time in the clock interval and a second device for triggering the bit combination device at a second predetermined time in the clock interval. 10. Vorrichtung nach Anspruch 9, gekennzeichnet durch folgende Merkmale:
Die erste Einrichtung umfaßt Mittel zum Triggern der Bit-Kombinations-Einrichtung an einer ansteigenden Taktimpulsflanke;
die zweite Einrichtung umfaßt Mittel zum Triggern der Bit-Kombinations-Einrichtung an einer abfallenden Taktimpulsflanke.10. The device according to claim 9, characterized by the following features:
The first means includes means for triggering the bit combiner on a rising clock pulse edge;
the second device comprises means for triggering the bit combination device on a falling clock pulse edge.