JPS6230502B2 - - Google Patents

Info

Publication number
JPS6230502B2
JPS6230502B2 JP54145655A JP14565579A JPS6230502B2 JP S6230502 B2 JPS6230502 B2 JP S6230502B2 JP 54145655 A JP54145655 A JP 54145655A JP 14565579 A JP14565579 A JP 14565579A JP S6230502 B2 JPS6230502 B2 JP S6230502B2
Authority
JP
Japan
Prior art keywords
substrate
integrated circuit
pattern
signal line
board
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired
Application number
JP54145655A
Other languages
English (en)
Other versions
JPS5669897A (en
Inventor
Katsuhiko Yabe
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
Nippon Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nippon Electric Co Ltd filed Critical Nippon Electric Co Ltd
Priority to JP14565579A priority Critical patent/JPS5669897A/ja
Publication of JPS5669897A publication Critical patent/JPS5669897A/ja
Publication of JPS6230502B2 publication Critical patent/JPS6230502B2/ja
Granted legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1515—Shape
    • H01L2924/15153—Shape the die mounting substrate comprising a recess for hosting the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1517—Multilayer substrate
    • H01L2924/15192—Resurf arrangement of the internal vias
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1532—Connection portion the connection portion being formed on the die mounting surface of the substrate
    • H01L2924/15321—Connection portion the connection portion being formed on the die mounting surface of the substrate being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1532—Connection portion the connection portion being formed on the die mounting surface of the substrate
    • H01L2924/15323—Connection portion the connection portion being formed on the die mounting surface of the substrate being a land array, e.g. LGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/161—Cap
    • H01L2924/1615—Shape
    • H01L2924/16195—Flat cap [not enclosing an internal cavity]

Landscapes

  • Cooling Or The Like Of Electrical Apparatus (AREA)
  • Combinations Of Printed Boards (AREA)
  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)

Description

【発明の詳細な説明】 本発明は電子計算機等の高速演算回路等に使用
される高密度パツケージの構造に関する。
現在、電子計算機の発達により高速演算回路の
演算速度向上の要求が増大している。高速演算が
要求される多層基板においては、信号線・電源間
の電気容量の低下および前記多層基板に搭載され
る集積回路からの熱放散を低熱抵抗で実現するこ
とが必要である。また、故障集積回路の交換が容
易に行なえる構造も要求されている。
従来の多層基板は配線密度向上のため、ベース
基板上に絶縁層を介して多層の信号線層を構成
し、この上に集積回路搭載用導体パターンおよび
電源回路パターンが形成されている。集積回路で
発生した熱は、絶縁層およびベース基板を通過
し、ベース基板上に設けられた放熱板等を介して
放熱される。この放熱を容易にするため、絶縁層
材料としては低熱抵抗の材料を選択する必要があ
るが、現在、低熱抵抗でかつ低誘電率を有する物
質を得ることは困難であり、どちらか一方が満足
されないという欠点がある。
本発明の目的は上述の欠点を除去し集積回路の
交換が容易にできより高速な演算が達成できるパ
ツケージ構造を提供することにある。
本発明のパツケージ構造は、電源回路パターン
を有する第１の基板と、前記第１の基板には設け
られていない信号線パターンが形成された第２の
基板と、ベース基板とこのベース基板上に形成さ
れた集積回路搭載用導体パターンと放熱板とを有
する集積回路チツプ支持用の複数のチツプ支持体
と、前記第１の基板と前記第２の基板と前記チツ
プ支持体とを電気的および物理的に接続する手段
とから構成されている。
次に本発明について図面を参照して詳細に説明
する。
第１図から第４図は本発明の第１の実施例を示
す図である。
第１図は信号線基板を示す断面図である。第１
図の基板には、ベース基板１上に低誘電率絶縁層
３を介して多層に形成された信号線パターン２
と、外部との接続用パツド４と、第３図に示すチ
ツプ支持体と信号の入出力を行なうためのピンが
接触する信号入出力用パツド７′とが形成されて
いる。
第２図は電源回路パターン基板を示す断面図で
ある。第２図の基板には、電源回路パターン６と
電源入力端子１０と信号入出力ピン用スルホール
７と電源入出力ピン用スルホール８とスペーサ９
とが形成されている。
第３図はチツプ支持体を示す断面図である。第
３図のチツプ支持体は、ベース基板１′とベース
基板１′上に形成された集積回路搭載用導体パタ
ーン１３と信号入出力用ピン１５と電源入出力用
ピン１６と放熱板１４とから構成され、集積回路
１１を支持している。
第４図は第１図の信号線基板と第２図の電源回
路パターン基板とをスペーサ９を介して接合部１
７で接合し、さらに、前記電源回路パターン基板
と第３図のチツプとを接合部１８で接合した本発
明のパツケージ構造を示す図である。集積回路１
１への電源および信号の入出力はピン１６および
１５で行ない、集積回路１１で発生した熱はチツ
プ支持体の薄いベース基板１′を介して放熱板１
４から放出される。
第５図から第８図は本発明の第２の実施例を示
す図である。
第５図は信号線基板を示す断面図である。第５
図の基板には、ベース基板１上に低誘電率絶縁層
３を介して多層に形成された信号線パターン２と
外部との接続用パツド４と電源入出力用ヴイアフ
イル８′と信号入出力用パツド７′とが形成されて
いる。
第６図は電源回路パターン基板を示す断面図で
ある。第６図の基板には、電源回路パターン６と
電源入力端子１０と電源入出力用ヴイアフイル
８′とが形成されている。
第７図はチツプ支持体を示す断面図である。第
７図のチツプ支持体は、ベース基板１′とベース
基板１′上に形成された集積回路搭載用導体パタ
ーン１３と電源入出力用パツド７″と信号入出力
用パツド７′とキヤツプ９′と放熱板１４とから構
成され、集積回路１１を支持している。
第８図は第５図の信号線基板と第６図の電源回
路パターン基板とをはんだボール１５′で接合
し、さらに、前記信号線基板と第７図のチツプ支
持体とをはんだボール１５″で接合した本発明の
パツケージ構造を示す図である。集積回路１１で
発生した熱はチツプ支持体の薄いベース基板１′
を介して放熱板１４から放出される。キヤツプ
９′は、集積回路１１で発生した熱が上部に設け
られた信号線基板に放熱されるのを防ぐために設
けている。
また、第１および第２の実施例において、信号
線パターン２と電源回路パターン６との間の電気
容量は、信号線パターンと電源回路パターンとの
間に存在する空気および低誘電率の絶縁層により
決定される。チツプ支持体に搭載されている集積
回路１１に故障が生じたときには、故障集積回路
が搭載されているチツプ支持体を交換すればよ
い。
以上、本発明を用いると、集積回路等で発生し
た熱を効率よく放熱させ信号線パターン・電源回
路パターン間の電気容量を低下させることができ
るのでより高速な演算回路が製作できる。また、
故障集積回路の交換も容易に行なうことができ
る。
【図面の簡単な説明】
第１図から第４図は本発明の第１の実施例を示
す図および第５図から第８図は本発明の第２の実
施例を示す図である。 図において、１，１′……ベース基板、２……
信号線パターン、３……絶縁層、４……外部との
接続用パツド、５……信号入出力用ヴイアフイ
ル、６……電源回路パターン、７……信号入出力
ピン用スルホール、７′……信号入出力用パツ
ド、７″……電源入出力用パツド、８……電源入
出力ピン用スルホール、９……スペーサ、９′…
…キヤツプ、１０……電源入力端子、１１……集
積回路、１２……ボンデイングワイヤ、１３……
集積回路搭載用導体パターン、１４……放熱板、
１５……信号入出力用ピン、１５′，１５″……接
合後のはんだボール、１６……電源入出力用ピ
ン、１７，１８……接合部。

Claims (1)

    【特許請求の範囲】
  1. １ 電源回路パターンを有する第１の基板と、前
    記第１の基板には設けられていない信号線パター
    ンが形成された第２の基板と、ベース基板とこの
    ベース基板上に形成された集積回路搭載用導体パ
    ターンと放熱板とを有する集積回路チツプ支持用
    の複数のチツプ支持体と、前記第１の基板と前記
    第２の基板と前記チツプ支持体とを電気的および
    物理的に接続する手段とから構成されたことを特
    徴とする高密度パツケージ構造。
JP14565579A 1979-11-09 1979-11-09 High density package structure Granted JPS5669897A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP14565579A JPS5669897A (en) 1979-11-09 1979-11-09 High density package structure

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP14565579A JPS5669897A (en) 1979-11-09 1979-11-09 High density package structure

Publications (2)

Publication Number Publication Date
JPS5669897A JPS5669897A (en) 1981-06-11
JPS6230502B2 true JPS6230502B2 (ja) 1987-07-02

Family

ID=15390028

Family Applications (1)

Application Number Title Priority Date Filing Date
JP14565579A Granted JPS5669897A (en) 1979-11-09 1979-11-09 High density package structure

Country Status (1)

Country Link
JP (1) JPS5669897A (ja)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5835952A (ja) * 1981-08-28 1983-03-02 Nec Corp 半導体集積回路装置
JP4144436B2 (ja) * 2003-06-02 2008-09-03 セイコーエプソン株式会社 電気光学モジュール及び電子機器

Also Published As

Publication number Publication date
JPS5669897A (en) 1981-06-11

Similar Documents

Publication Publication Date Title
US5586007A (en) Circuit board having improved thermal radiation
KR100281813B1 (ko) 열및전기적으로개선된볼그리드패키지
JP2004235647A (ja) 積層キャリアを有するマルチチップ電子パッケージ及び該パッケージの組立体
JPS6249989B2 (ja)
WO1996013854A1 (en) Thermally and electrically enhanced plastic pin grid array (ppga) package
WO1996013854A9 (en) Thermally and electrically enhanced plastic pin grid array (ppga) package
JPH1168026A (ja) 配線用補助パッケージおよび印刷回路配線板構造
US4731700A (en) Semiconductor connection and crossover apparatus
JPS6158297A (ja) 多層印刷配線板
JP2845227B2 (ja) マルチチップモジュールの実装構造
US6101098A (en) Structure and method for mounting an electric part
US6303877B2 (en) Multilayer thin-film wiring board
KR102578797B1 (ko) 반도체 패키지
JP2000323610A (ja) フィルムキャリア型半導体装置
JPH0982857A (ja) マルチチップパッケージ構造
JP2664485B2 (ja) セラミック多層配線板
JPS6230502B2 (ja)
JP2841945B2 (ja) 半導体装置
JPS6230501B2 (ja)
JP3381449B2 (ja) 半導体パッケージとその実装構造
JP2000315747A (ja) 半導体パッケージ
JP2003007914A (ja) 半導体装置
JP2817715B2 (ja) ボールグリッドアレイ型回路基板
JPH0555719A (ja) 回路基板装置
JPS6219072B2 (ja)