JPS6219072B2 - - Google Patents
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- JPS6219072B2 JPS6219072B2 JP17078381A JP17078381A JPS6219072B2 JP S6219072 B2 JPS6219072 B2 JP S6219072B2 JP 17078381 A JP17078381 A JP 17078381A JP 17078381 A JP17078381 A JP 17078381A JP S6219072 B2 JPS6219072 B2 JP S6219072B2
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
- H01L23/5383—Multilayer substrates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
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- Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)
- Cooling Or The Like Of Electrical Apparatus (AREA)
Description
【発明の詳細な説明】
本発明は、LSIパツケージの構造に関するもの
で、特にICチツプの発生する熱を効率よく放散
させ、かつ高密度な配線を収容することのできる
LSIパツケージに関するものである。
で、特にICチツプの発生する熱を効率よく放散
させ、かつ高密度な配線を収容することのできる
LSIパツケージに関するものである。
最近の集積回路の高密度化の進展には著しいも
のがあり、コンピユータ用の論理回路用のLSIに
いたつては、数年前に100ゲート／チツプであつ
たものが、最近では500〜1000ゲート／チツプの
ものまでもが使用されるようになつてきた。それ
とともにコンピユータ回路実装の高密度化に対す
る要求はますます高まり、この要求を満す実装方
法として、従来から、多層配線を施したセラミツ
ク基板の上に前記100ゲート／チツプのLSIを複
数個実装する方法が採用されてきた。
のがあり、コンピユータ用の論理回路用のLSIに
いたつては、数年前に100ゲート／チツプであつ
たものが、最近では500〜1000ゲート／チツプの
ものまでもが使用されるようになつてきた。それ
とともにコンピユータ回路実装の高密度化に対す
る要求はますます高まり、この要求を満す実装方
法として、従来から、多層配線を施したセラミツ
ク基板の上に前記100ゲート／チツプのLSIを複
数個実装する方法が採用されてきた。
上記多層配線セラミツク基板を用いる主なる理
由は２つあり、１つはアルミナを主成分とするセ
ラミツク基板の良好な熱伝導性であり、あと１つ
は、無機絶縁材料と金属ペースト材料の厚膜印刷
法による配線パターンの微細化である。
由は２つあり、１つはアルミナを主成分とするセ
ラミツク基板の良好な熱伝導性であり、あと１つ
は、無機絶縁材料と金属ペースト材料の厚膜印刷
法による配線パターンの微細化である。
しかるに、前述のように、LSIチツプのゲート
密度が向上し500〜1000ゲート／チツプのLSIが
実現されるに至るとき、LSIのゲート密度の向上
に追従できる高密度配線の基板を実現しようとす
ると、最早従来の技術では対処できないという問
題が明らかになりつつある。
密度が向上し500〜1000ゲート／チツプのLSIが
実現されるに至るとき、LSIのゲート密度の向上
に追従できる高密度配線の基板を実現しようとす
ると、最早従来の技術では対処できないという問
題が明らかになりつつある。
その主なる理由は、ゲート密度の向上による
LSIチツプのピン数の増大と消費電力の増大によ
る発熱量の増大である。特にピン数の増大は、基
板上の配線パターンの微細化に対して非常に大き
なインパクトを与えている。例えば、100ゲー
ト／チツプでは60ピンであつたものが500ゲー
ト／チツプでは160ピンになり、基板上に搭載さ
れるチツプ数を100ゲート／チツプの場合も500ゲ
ート／チツプの場合も同じであるとすれば、概ね
３倍の配線パターンを収容することが必要とな
り、例えば200ミクロン間隔で配線を行なつてい
たものは60ミクロンにまで微細化しなければなら
ない。このような微細化は従来の厚膜印刷法では
不可能である。
LSIチツプのピン数の増大と消費電力の増大によ
る発熱量の増大である。特にピン数の増大は、基
板上の配線パターンの微細化に対して非常に大き
なインパクトを与えている。例えば、100ゲー
ト／チツプでは60ピンであつたものが500ゲー
ト／チツプでは160ピンになり、基板上に搭載さ
れるチツプ数を100ゲート／チツプの場合も500ゲ
ート／チツプの場合も同じであるとすれば、概ね
３倍の配線パターンを収容することが必要とな
り、例えば200ミクロン間隔で配線を行なつてい
たものは60ミクロンにまで微細化しなければなら
ない。このような微細化は従来の厚膜印刷法では
不可能である。
本発明の目的は、ICチツプの発生する熱を効
率よく放散させ、かつLSIチツプのゲート密度の
向上に追従できる高密度LSIパツケージを提供し
ようとすることにある。
率よく放散させ、かつLSIチツプのゲート密度の
向上に追従できる高密度LSIパツケージを提供し
ようとすることにある。
本発明によるマルチチツプLSIパツケージは、
表面にICチツプの収納搭載の可能な凹みを複数
個持ち内部に多層配線を含む積層型多層セラミツ
ク基板と、前記凹みの中に個々に埋没して実装さ
れた複数個のICチツプと、前記凹みを覆いかつ
基板の凹んでない部分に接着された放熱器と、前
記セラミツク基板の前記表面とは反対側の他の表
面に形成された少なくとも１層のポリイミドの如
き有機物の絶縁層と、該絶縁層の内部と表面に形
成された少なくとも１層の配線パターンと、前記
絶縁層の表面に接続された端子ブロツクとを有す
ることを特徴とする。
表面にICチツプの収納搭載の可能な凹みを複数
個持ち内部に多層配線を含む積層型多層セラミツ
ク基板と、前記凹みの中に個々に埋没して実装さ
れた複数個のICチツプと、前記凹みを覆いかつ
基板の凹んでない部分に接着された放熱器と、前
記セラミツク基板の前記表面とは反対側の他の表
面に形成された少なくとも１層のポリイミドの如
き有機物の絶縁層と、該絶縁層の内部と表面に形
成された少なくとも１層の配線パターンと、前記
絶縁層の表面に接続された端子ブロツクとを有す
ることを特徴とする。
以下、本発明について図面を参照して詳細に説
明する。
明する。
第１図は、本発明の一実施例を示すLSIパツケ
ージの断面図である。図において、１はICチツ
プ、２はICチツプの端子リード、３は端子リー
ドがボンデイングされるボンデイングパツド、４
は積層型多層セラミツク基板（以下セラミツク基
板と略す）、５はセラミツク基板中に形成された
電源配線、６は同じくグランド配線、７はセラミ
ツク基板中に形成されたスルーホール、８はスル
ーホールパツド、９はセラミツク基板の裏面に形
成されたポリイミドの如き有機絶縁層、１０は有
機絶縁層中に形成された配線パターン、１１は端
子パツド、１２は端子ブロツク、１３は入出力ピ
ン、１４は放熱器、１５はセラミツク基板４に表
面に形成された凹みである。
ージの断面図である。図において、１はICチツ
プ、２はICチツプの端子リード、３は端子リー
ドがボンデイングされるボンデイングパツド、４
は積層型多層セラミツク基板（以下セラミツク基
板と略す）、５はセラミツク基板中に形成された
電源配線、６は同じくグランド配線、７はセラミ
ツク基板中に形成されたスルーホール、８はスル
ーホールパツド、９はセラミツク基板の裏面に形
成されたポリイミドの如き有機絶縁層、１０は有
機絶縁層中に形成された配線パターン、１１は端
子パツド、１２は端子ブロツク、１３は入出力ピ
ン、１４は放熱器、１５はセラミツク基板４に表
面に形成された凹みである。
第２図は第１図のLSIパツケージを斜め上から
見た図であり、放熱器１４の下の凹み１５および
この凹みに埋没されて実装されたICチツプ１を
透視的に示している。
見た図であり、放熱器１４の下の凹み１５および
この凹みに埋没されて実装されたICチツプ１を
透視的に示している。
第３図は同様に第１図のLSIパツケージを斜め
下から見た図である。
下から見た図である。
次に第１図に従つて本発明の詳細を説明する。
セラミツク基板４には積層型多層セラミツク基板
を使用する。積層型多層セラミツク基板は周知の
グリーンシートと呼ばれるアルミナ粉末を主成分
とする焼結前のシートを積み重ねて焼結すること
により製造される。
セラミツク基板４には積層型多層セラミツク基板
を使用する。積層型多層セラミツク基板は周知の
グリーンシートと呼ばれるアルミナ粉末を主成分
とする焼結前のシートを積み重ねて焼結すること
により製造される。
第１図で４−１〜４−４で示したものは焼結前
にそれぞれ分離していたグリーンシートを示して
いる。図からも容易に理解できるようにセラミツ
ク基板４はグリーンシート４−１〜４−４を積層
焼結して形成されたものであり、特にグリーンシ
ート４−１に正方形の大きい穴を明けたものを使
用し、グリーンシート４−２には正方形の小さい
穴を明けかつボンデイングパツド３およびスルー
ホール７の印刷形成されたものを使用し、グリー
ンシート４−３にはスルーホール７および電源配
線５が印刷形成されたものを使用し、グリーンシ
ート４−４には裏面にスルーホールパツド８が表
面にグランド配線６およびスルーホール７が印刷
形成されたものを使用する。このように構成する
ことにより、凹み１５、ボンデイングパツド３、
スルーホール７、電源配線５、グランド配線６、
スルーホールパツド８を具えたセラミツク基板４
の導入は何ら問題なく可能である。
にそれぞれ分離していたグリーンシートを示して
いる。図からも容易に理解できるようにセラミツ
ク基板４はグリーンシート４−１〜４−４を積層
焼結して形成されたものであり、特にグリーンシ
ート４−１に正方形の大きい穴を明けたものを使
用し、グリーンシート４−２には正方形の小さい
穴を明けかつボンデイングパツド３およびスルー
ホール７の印刷形成されたものを使用し、グリー
ンシート４−３にはスルーホール７および電源配
線５が印刷形成されたものを使用し、グリーンシ
ート４−４には裏面にスルーホールパツド８が表
面にグランド配線６およびスルーホール７が印刷
形成されたものを使用する。このように構成する
ことにより、凹み１５、ボンデイングパツド３、
スルーホール７、電源配線５、グランド配線６、
スルーホールパツド８を具えたセラミツク基板４
の導入は何ら問題なく可能である。
ICチツプ１は凹み１５の中に埋没して搭載さ
れ、チツプ本体は電源配線５の上にダイボンデイ
ングされる。端子リード２はボンデイングパツド
３にワイヤボンデイングされる。ボンデイングパ
ツド３にボンデイング接続されたICチツプ１の
各々の端子は、全てスルーホール７を通してスル
ーホールパツド８に接続される。従つてICチツ
プ１の全ての端子は、基板４の裏面の各々のスル
ーホールパツド８に取り出されることになる。
れ、チツプ本体は電源配線５の上にダイボンデイ
ングされる。端子リード２はボンデイングパツド
３にワイヤボンデイングされる。ボンデイングパ
ツド３にボンデイング接続されたICチツプ１の
各々の端子は、全てスルーホール７を通してスル
ーホールパツド８に接続される。従つてICチツ
プ１の全ての端子は、基板４の裏面の各々のスル
ーホールパツド８に取り出されることになる。
またセラミツク基板４内の内層の電源配線５お
よびグランド配線６は、主としてICチツプ１に
電源を供給するためのものであり、ICチツプ１
の端子の各々に接続されたボンデイングパツド３
のうち、電源およびグランドに相当するボンデイ
ングパツドの下のスルーホール７と基板４の内層
において接続される。
よびグランド配線６は、主としてICチツプ１に
電源を供給するためのものであり、ICチツプ１
の端子の各々に接続されたボンデイングパツド３
のうち、電源およびグランドに相当するボンデイ
ングパツドの下のスルーホール７と基板４の内層
において接続される。
セラミツク基板４の裏面のスルーホールパツド
８に導通接続されたICチツプ１の各々の端子
は、ポリイミドの如く、耐熱温度が約400℃と耐
熱性が高く、しかも成膜の緻密性が高くかつ滑ら
かな表面が得やすい有機絶縁層９の中に形成され
た配線パターン１０によつて相互接続される。す
なわち、ICチツプ１の各々において相互に接続
する必要のある信号配線は、配線パターン１０に
よつて実現される。
８に導通接続されたICチツプ１の各々の端子
は、ポリイミドの如く、耐熱温度が約400℃と耐
熱性が高く、しかも成膜の緻密性が高くかつ滑ら
かな表面が得やすい有機絶縁層９の中に形成され
た配線パターン１０によつて相互接続される。す
なわち、ICチツプ１の各々において相互に接続
する必要のある信号配線は、配線パターン１０に
よつて実現される。
さらに、ICチツプ１の各々の端子において、
外部との入出力接続を行なう必要のある端子は、
同様に配線パターン１０のうち、１０′と記号を
付した配線パターンによつて端子パツド１１に接
続され、この端子パツド１１に接続された端子ブ
ロツク１２上の入出力ピン１３に電気的に導通接
続され外部との接続がなされる。
外部との入出力接続を行なう必要のある端子は、
同様に配線パターン１０のうち、１０′と記号を
付した配線パターンによつて端子パツド１１に接
続され、この端子パツド１１に接続された端子ブ
ロツク１２上の入出力ピン１３に電気的に導通接
続され外部との接続がなされる。
放熱器１４はセラミツク基板４の表面すなわち
凹んでない部分に接着され、ICチツプ１の発生
する熱をセラミツク基板４を介して放熱する。前
述のようにセラミツク基板４はアルミナを主成分
とした熱伝導性の良好なものであり、放熱器１４
と直接接続されるので、効率的な放熱が可能とな
る。
凹んでない部分に接着され、ICチツプ１の発生
する熱をセラミツク基板４を介して放熱する。前
述のようにセラミツク基板４はアルミナを主成分
とした熱伝導性の良好なものであり、放熱器１４
と直接接続されるので、効率的な放熱が可能とな
る。
また、前述のように、配線パターン１０として
は極めて高密度な配線を必要とするが、絶縁層９
にポリイミドの如き有機絶縁材料を使用すること
により、表面が無機絶縁層に比べて極めて平滑に
なり、従つて50〜100μ間隔の配線パターンの形
成が可能である。
は極めて高密度な配線を必要とするが、絶縁層９
にポリイミドの如き有機絶縁材料を使用すること
により、表面が無機絶縁層に比べて極めて平滑に
なり、従つて50〜100μ間隔の配線パターンの形
成が可能である。
本発明は以下説明したように、セラミツク基板
の表面であるICチツプ搭載面に放熱器を密着し
て取りつけ効率的な放熱を行なうとともに、裏面
に有機絶縁材料を使用した微細高密度配線を形成
することにより、高密度実装のLSIパツケージを
実現できるという効果がある。
の表面であるICチツプ搭載面に放熱器を密着し
て取りつけ効率的な放熱を行なうとともに、裏面
に有機絶縁材料を使用した微細高密度配線を形成
することにより、高密度実装のLSIパツケージを
実現できるという効果がある。
第１図は本発明の一実施例を示すLSIパツケー
ジの断面図、第２図は第１図のLSIパツケージを
斜め上から見た斜視図、第３図は第１図のLSIパ
ツケージを斜め下から見た斜視図である。 記号の説明：１はICチツプ、３はボンデイン
グパツド、４は積層型セラミツク基板、５は電源
配線、６はグランド配線、８はスルーホールパツ
ド、９は有機絶縁層、１０は配線パターン、１１
は端子パツド、１２は端子ブロツク、１４は放熱
器をそれぞれあらわしている。
ジの断面図、第２図は第１図のLSIパツケージを
斜め上から見た斜視図、第３図は第１図のLSIパ
ツケージを斜め下から見た斜視図である。 記号の説明：１はICチツプ、３はボンデイン
グパツド、４は積層型セラミツク基板、５は電源
配線、６はグランド配線、８はスルーホールパツ
ド、９は有機絶縁層、１０は配線パターン、１１
は端子パツド、１２は端子ブロツク、１４は放熱
器をそれぞれあらわしている。
Claims (1)
- １ 表面にICチツプの収納搭載の可能な凹みを
複数個持ち内部に多層配線を含む積層型多層セラ
ミツク基板と、前記凹みの中に個々に埋没して実
装された複数個のICチツプと、前記凹みを覆い
かつ基板の凹んでない部分に接着された放熱器
と、前記セラミツク基板の前記表面とは反対側の
他の表面に形成された少なくとも１層の有機物の
絶縁層と、該絶縁層の内部と表面に形成された少
なくとも１層の配線パターンと、前記絶縁層の表
面に接続された端子ブロツクとを有するマルチチ
ツプLSIパツケージ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17078381A JPS5873142A (ja) | 1981-10-27 | 1981-10-27 | マルチチツプｌｓｉパツケ−ジ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17078381A JPS5873142A (ja) | 1981-10-27 | 1981-10-27 | マルチチツプｌｓｉパツケ−ジ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5873142A JPS5873142A (ja) | 1983-05-02 |
| JPS6219072B2 true JPS6219072B2 (ja) | 1987-04-25 |
Family
ID=15911281
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17078381A Granted JPS5873142A (ja) | 1981-10-27 | 1981-10-27 | マルチチツプｌｓｉパツケ−ジ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5873142A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63198565A (ja) * | 1987-02-12 | 1988-08-17 | Sony Corp | 偏平ブラシレスモ−タ及びその製造方法 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6061791U (ja) * | 1983-09-30 | 1985-04-30 | 日本メクトロン株式会社 | 高密度パタ−ンの冷却装置 |
| JPS60187098A (ja) * | 1984-03-07 | 1985-09-24 | イビデン株式会社 | プラグインパツケ−ジ基板 |
| US4771366A (en) * | 1987-07-06 | 1988-09-13 | International Business Machines Corporation | Ceramic card assembly having enhanced power distribution and cooling |
-
1981
- 1981-10-27 JP JP17078381A patent/JPS5873142A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63198565A (ja) * | 1987-02-12 | 1988-08-17 | Sony Corp | 偏平ブラシレスモ−タ及びその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5873142A (ja) | 1983-05-02 |
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