JPH0766328B2

JPH0766328B2 - プロセッサの信号処理方式

Info

Publication number: JPH0766328B2
Application number: JP62296612A
Authority: JP
Inventors: 篤道村上; 嘉明加藤
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1987-11-25
Filing date: 1987-11-25
Publication date: 1995-07-19
Anticipated expiration: 2010-07-19
Also published as: JPH01137333A

Description

【発明の詳細な説明】［産業上の利用分野］この発明は主に信号処理を対象とする演算を行うプロセ
ッサに関するプロセッサの信号処理方式である。

［従来の技術］第４図は例えば昭和61年度電子通信学会通信部門全国大
会シンポジュウム予稿（No.S10−１）に示された、主に
音声信号処理を対象としたデジタル信号処理プロセッサ
（DSSP1）の構成を示す簡略化されたブロック図であ
る。同図において（１）は命令アドレスを保持するプロ
グラムカウンタ（以下PCと略す）、（２）は命令語を記
憶させる命令メモリ、（３）は命令語の解読（デコー
ド）を行うデコーダ、（４）はデコードされた制御デー
タの転送を行うプログラムバス、（５）は演算データを
記憶させるデータメモリ、（６）は主データ転送を行う
データバス、（７）はプログラムバス（４）とデータバ
ス（６）の接続を行うバスインターフェイスレジスタ
（以下BIRと略す）、（８）は加減乗除などの演算を実
行する演算処理回路（以下EUと略す）、（９）は演算処
理結果の状態（以下フラグと略す）を保持するためのフ
リップフロップで構成されたレジスタ（以下フラグレジ
スタと略す）、（10）は入力値に値“1"を加算する加算
器、（11）は切換回路、（12）は条件判定部である。

次に第４図に基づきこのプロセッサの動作について説明
する。一般に信号処理を行うプロセッサは処理速度を向
上させる目的でパイプライン構造となっており、例えば
本例の場合３段のパイプライン構造となっている。

一般のプロセッサの場合は１つの命令語の解読及び実行
を行った後、次の命令語の解読及び実行を行なうが、パ
イプライン方式によるプロセッサの場合は命令語の実行
時間中に次アドレスの命令語の解読を行なうものであ
る。

従って、パイプライン方式によるプロセッサは、一般の
プロセッサより処理速度が速いという利点を有する。

しかしながら、条件付き分岐命令などの飛び越し命令の
多い命令語群の処理では、先回り解読が無駄になってし
まうので処理速度が遅くなってしまうという短所があ
る。

以下、パイプライン処理に基づいた説明を行う。

まず、パイプラインの１段目ではPC（１）から出力され
る命令アドレス（101）により指定されたアドレスに記
憶されている命令語（201）が、命令メモリ（２）から
読み出され、デコーダ（３）に入力される。

パイプラインの２段目ではデコーダ（３）により解読さ
れた制御信号が各部へ送られるとともに、必要な制御コ
ードがプログラムバス（４）を経由してBIR（７）等各
部へ送られる。

パイプラインの３段目で制御信号によってデータメモリ
（５）から演算データ（501）のデータバス（６）への
読出し、データバス（６）からデータメモリ（５）への
書込み、EU（８）での演算処理など各種動作の制御が行
われる。

そして、EU（８）において演算処理が行われると、その
演算結果（801）の状態を示すフラグ（802）がEU（８）
から出力される。一般に出力されるフラグ（802）とし
ては符号フラグ、ゼロフラグ、オーバーフローフラグ、
キャリフラグなどのフラグがある。

そして、符号フラグは、演算結果（801）が正ならば論
理値“0"がセットされ、負ならば論理値“1"がセットさ
れる。

そして、ゼロフラグは、演算結果（801）がゼロならば
論理値“0"がセットされ、ゼロでなければ論理値“1"が
セットされる。

また、オーバーフローフラグは、演算結果（801）に桁
あふれが生じたときに論理値“1"がセットされ、それ以
外のときには論理値“0"がセットされる。

キャリフラグは、演算結果（801）に桁上げ、桁借りが
生じたときに論理値“1"がセットされ、それ以外のとき
に論理値“0"がセットされる。

そして、これのフラグ（802）はフラグレジスタ（９）
に入力され、次の演算処理がEU（８）で行われ、新たに
フラグ（802）が出力されるまで保持される。

さて、通常実行された命令語の次に実行される命令語
は、実行された命令語が分岐動作を指定していない場合
には、実行された命令語が記憶されていた命令アドレス
（101）に“1"だけ加算したアドレスに記憶されてい
る。

従って、パイプラインの１段目では、PC（１）から出力
された命令アドレス（101）が加算器（10）により“＋
1"され、命令アドレス（101）に“1"加算したアドレス
（111）が作られる。このときデコーダ（３）において
デコードされた命令が分岐動作を指定しない場合には、
命令アドレス（101）に“1"加算したアドレス（111）が
切換回路（11）で選択されるように制御信号が送られ、
分岐成立信号（121）が論理値“0"となり、PC（１）に
命令アドレス（101）に“1"加算したアドレス（111）が
入力される。

次に、パイプラインの２段目でデコードされた命令語
が、命令で指示された分岐条件を満たすときに命令で指
示された分岐先アドレスに分岐し、分岐条件を満たさな
いときには分岐しないことを指示する、いわゆる条件付
分岐命令であった場合の動作について説明する。

まず、条件付分岐命令がデコードされるとフラグレジス
タ（９）に保持されていたフラグ（901）が読み出さ
れ、条件判定部（12）に入力される。

そして、条件判定部（12）では命令で指示された分岐条
件（401）が成立するかの判定が行われ、分岐条件（40
1）が成立する場合、分岐成立信号（121）の論理値が
“1"となり、切換回路（11）において命令で指示された
分岐先アドレス（402）が選択され、PC（１）に分岐先
アドレス（402）が入力される。一方、分岐条件（401）
が成立しない場合、分岐成立信号（121）の論理値が
“0"となり、切換回路（11）において命令アドレス（10
1）に“1"加算したアドレス（111）が選択され、PC
（１）に入力される。

一般にパイプライン構造を持ったプロセッサにおいて分
岐動作を実行する場合、パイプラインによる遅延が生じ
る。例えば時刻Ｔのマシンサイクルにおいて命令メモリ
（２）のＮ番地に記憶されている条件付分岐命令が読み
出されたとすると、時刻Ｔ＋１のマシンサイクルで条件
判定が行われているときすでにPC（１）からは“Ｎ＋1"
の命令アドレスが出力されており、Ｎ＋１番地に記憶さ
れている命令語が読み出されている。

そして、分岐条件（401）が成立した場合、時刻Ｔ＋２
のマシンサイクルではデコーダにあるＮ＋１番地に記憶
されている命令語を無効とし、何もしない命令（以下NO
P命令と略す）に置き換える。

また、分岐条件（401）が不成立の場合、Ｎ＋１番地に
記憶されている命令語がデコードされ実行される。

上述のようなプロセッサにおいて条件付多分岐処理、例
えば第５図に示すように優先度の異なった分岐条件Ａ、
Ｂがあり演算処理を行った結果、分岐条件Ａが成立すれ
ば処理Ｘを、分岐条件Ａが不成立で分岐条件Ｂが成立す
れば処理Ｙを、分岐条件Ａ、Ｂとも不成立の場合には処
理Ｚを行う場合について考える。

Ｎ番地に分岐条件Ａが成立すれば処理Ｘの分岐先アドレ
スＡに分岐する条件付分岐命令Ａが、Ｎ＋１番地に分岐
条件Ｂが成立すれば処理Ｙの分岐先アドレスＢに分岐す
る条件付分岐命令Ｂが、Ｎ＋２番地に処理Ｚの分岐先ア
ドレスＣへ分岐する無条件分岐命令Ｃを記憶させ、第６
図に示すように、時刻Ｔマシンサイクル時にPC（１）か
らＮ番地が出力されたとすると、時刻Ｔ＋１マシンサイ
クル時に条件分岐命令Ａがデコードされ実行される。分
岐条件Ａが成立した場合、時刻Ｔ＋２マシンサイクル時
にはPC（１）からは分岐先アドレスＡが出力され、デコ
ーダのＮ＋１番地命令はNOP命令に置き換えられる。分
岐条件Ａが不成立の場合、PC（１）からはＮ＋２が出力
され、条件付分岐命令Ｂがデコードされ実行される。分
岐条件Ｂが成立した場合、時刻Ｔ＋３マシンサイクル時
にはPC（１）からは分岐先アドレスＢが出力され、デコ
ーダのＮ＋２番地命令はNOP命令に置き換えられる。分
岐条件Ｂが不成立の場合、PC（１）からはＮ＋３が出力
され、条件付分岐命令Ｃがデコードされ実行される。こ
のように条件付分岐命令では２分岐しかできないため、
多分岐処理を行うためには多くのマシンサイクルが必要
である。

［発明が解決しようとする問題点］従来のプロセッサの信号処理方式によれば、条件付多分
岐処理を実現するためには、条件付分岐命令を多用し実
行させる必要があり、命令ステップ数の増加や実行時間
の無駄が発生し、処理速度の低下という問題点があっ
た。

更に、上記問題点は、命令メモリの有効利用を妨げるの
で、特に、多量のデータを高速に演算し、演算結果によ
って条件付多分岐処理を行う必要のある画像信号処理の
分野においては処理効率の低下を招くなどの問題点があ
った。

この発明は上記のような問題点を解消するためになされ
たもので、処理速度の低下や命令ステップ数の増加をお
さえ、多分岐処理を実行できるプロセッサの信号処理方
式を得ることを目的とする。

［問題点を解決するための手段］この発明に係るプロセッサの信号処理方式は複数の条件
判定部を備え、それぞれの条件判定部から出力される判
定結果のうち、優先度の高い分岐条件が成立したものに
対応した分岐先アドレスを選択するようにしたものであ
る。

［作用］この発明におけるプロセッサの信号処理方式は複数の条
件判定部において同時にそれぞれ異なった分岐条件の判
定を行うことで、複数の条件判定を一度に行い、それら
の判定結果のうち、優先度の高い分岐条件が成立したも
のに対応した分岐先アドレスを選択することにより多分
岐処理が行われる。

［発明の実施例］以下、この発明の一実施例を図について説明する。第１
図は同時に２つの分岐条件と比較し、３分岐を行うこと
を目的としたプロセッサのブロック図である。第１図は
従来例における条件判定部（12）を２組備えた構成とな
っており、第４図と同一の符号は同一又は相当部分を示
し、その説明は省略する。

同図において（12a）は条件判定部Ａ、（12b）は条件判
定部Ｂで同一構造であり、（401a）、（401b）は命令で
指示された２つの分岐条件、分岐条件Ａ、Ｂで分岐条件
Ａの方が優先度が高い、（13）は条件判定部Ａ、Ｂ（12
a）、（12b）から出力される条件成立信号Ａ、Ｂ（121
a）、（121b）のうち分岐条件が成立し、優先度が高い
ものを選択する選択回路、（131）は切換制御信号で切
換回路（11）へ入力される。（402a）、（402b）はそれ
ぞれ分岐条件Ａ、Ｂ（401a）、（402b）が成立したとき
に分岐する分岐アドレスで、（402c）は分岐条件Ａ、Ｂ
（401a）、（401b）がともに不成立のときに分岐する分
岐先アドレスである。

次に第１図に基づきこのプロセッサにおける条件付多分
岐処理の動作を説明する。分岐条件に優先度の付いた条
件付多分岐処理を行う命令（以下条件付多分岐命令と略
す）以外の命令の実行における動作は従来例のものと変
わらないためにここでは省略する。

まず、条件付多分岐命令が命令メモリ（２）から読み出
されデコーダ（３）でデコードされるとフラグレジスタ
（９）に保持されていたフラグ（901）が読み出され、
条件判定部Ａ、Ｂ（12a）、（12b）に入力される。

そして、条件判定部Ａ（12a）では命令で指示された分
岐条件Ａ（401a）が成立するかの判定が行われ、条件成
立信号Ａ（121a）の論理値は、分岐条件Ａ（401a）が成
立する場合“1"、分岐条件Ａ（401a）が不成立の場合
“0"となる。

一方、条件判定部Ａ（12a）と同時に条件判定部Ｂ（12
b）においても命令で指示された分岐条件Ｂ（401b）が
成立するかの判定が行われ、分岐条件Ｂ（401b）の成立
／不成立によって条件成立信号Ｂ（121b）の論理値は、
“1"又は“0"となる。

次に、選択回路（13）では第２図のフローチャートに示
されるような制御が行われる。すなわち、デコードされ
た命令が条件付多分岐命令でない場合、命令アドレス
（101）に“1"加算したアドレス（111）が切換回路（1
1）で選択するように切換回路制御信号（131）が出力さ
れる。デコードされた命令が条件付多分岐命令であった
場合、条件成立信号Ａ（121a）の論理値を判定し、“1"
ならば分岐先アドレスＡ（402a）を選択するような切換
制御信号（131）が出力される。条件成立信号Ａ（121
a）の論理値が“0"ならば条件成立信号Ｂ（121b）の論
理値を判定し、“1"ならば分岐先アドレスＢ（402b）を
選択するように、“0"ならば分岐先アドレスＣ（402c）
を選択するような切換制御信号（131）が出力される。
このような切換制御信号（131）は選択回路（13）にお
いて、例えばプライオリティ・エンコーダを用いること
によって、容易に生成することできる。

以上、条件付多分岐命令において本実施例のような処理
を行うことにより、第５図で示したような条件付多分岐
処理が第３図のように１つの条件付多分岐命令で実行す
ることが可能となり、条件付多分岐処理の高速化、命令
ステップ数の削減が図られる。

なお、本実施例では２つの分岐条件による３分岐処理の
例を示したが、条件判定部（12）をさらに増やすことに
より、さらに多くの条件付多分岐処理を１命令で実行す
ることが可能となり、条件付多分岐処理の高速化、命令
ステップ数の削減が大幅に図られる。

また、本実施例では優先度をもった分岐条件、またその
分岐条件に対応した分岐先アドレスを命令語中で指示さ
れることとしたが、それら分岐条件及び分岐先アドレス
を保持するための専用のレジスタを設け、それら内容に
よって条件付多分岐処理を行うこととすればプログラミ
ング上の融通性を増すことができる。

［発明の効果］以上発明によれば、条件付多分岐処理を１命令で実行す
るための処理速度の低下を招くことなく、高速に条件付
多分岐処理を実行できる上、命令ステップ数の削減を図
ることができ、信号処理プロセッサにおける処理効率を
向上させることが可能となる。

【図面の簡単な説明】

第１図は本発明方式の一実施例によるプロセッサの構成
を示すブロック図、第２図は本発明の動作を説明するた
めのフローチャート図、第３図は本発明による条件付多
分岐命令の実行例の説明図、第４図は従来のプロセッサ
の構成を示すブロック図、第５図は条件付多分岐処理の
説明図、第６図は従来例による条件付分岐命令の実行例
の説明図である。図において、（１）はプログラムカウンタ、（２）は命
令メモリ、（３）はデコーダ、（４）はプログラムバ
ス、（５）はデータメモリ、（６）はデータバス、
（７）はバスインターフェイスレジスタ、（８）は演算
処理回路、（９）はフラグレジスタ、（10）は加算器、
（11）は切換回路、（12）は条件判定部、（13）は選択
回路、（101）は命令アドレス、（111）は命令アドレス
の次アドレス、（121）は分岐成立信号、（131）は切換
制御信号、（201）は命令語、（401）は分岐条件、（40
2）は分岐先アドレス、（501）は演算データ、（801）
は演算結果、（802）はフラグ、（901）はフラグレジス
タのフラグである。なお、図中、同一符号は同一、又は相当部分を示す。

Claims

【特許請求の範囲】

【請求項１】種々の内部動作を指示する複数個の命令語
を予め記憶させた命令メモリと、前記命令メモリに記憶された命令語を所定の順序で１つ
ずつ読み出し解読するデコーダと、前記解読された命令
に対応した処理制御を行なう命令実行制御部と、演算デ
ータを記憶させるためのデータメモリと、前記演算デー
タに対して前記解読された命令に従い演算を行い演算結
果と演算を行った結果の状態を出力する演算部と、前記
演算部から出力された結果の状態を保持するフラグレジ
スタと、を含む、プロセッサの信号処理方式において前記演算部から出力された結果の状態を保持するレジス
タと、前記レジスタの内容が予め指示される優先度をもった分
岐条件を満足するかどうか判定し判定結果を出力する複
数の条件判定部と、前記複数の条件判定部から出力された判定結果のうち優
先度の高い分岐条件の判定結果から順に検査する順序検
査回路と、前記順序検査回路の出力に対応した所定の分岐先のアド
レスに前記命令アドレスを切り換える切換回路と、を備え、かつ前記デコーダは、優先度の付いた複数の分岐条件を１の命令語として指示
する条件付多分岐命令を解読する解読部を有することを
特徴とするプロセッサの信号処理方式。
【請求項２】演算部から出力される結果の状態として正
負を表す指示ビット、零、非零を表す指示ビット、桁あ
ふれを表す指示ビット、桁上げ桁借りを表す指示ビット
が出力され、これらの指示ビットの状態の組合せから生
成される正、負、零、非零などの分岐条件によって多分
岐を行うことを特徴とした特許請求の範囲第１項記載の
プロセッサの信号処理方式。