JPS6230378A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPS6230378A JPS6230378A JP16892185A JP16892185A JPS6230378A JP S6230378 A JPS6230378 A JP S6230378A JP 16892185 A JP16892185 A JP 16892185A JP 16892185 A JP16892185 A JP 16892185A JP S6230378 A JPS6230378 A JP S6230378A
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- JP
- Japan
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- diffusion layer
- insulating film
- conductivity type
- semiconductor device
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体装置及びその製造方法に関し、特にL
D D (L 1qhNy D oped D r
ain)構造を有する微細MO8半導体装置に使用され
るものである。
D D (L 1qhNy D oped D r
ain)構造を有する微細MO8半導体装置に使用され
るものである。
(発明の技術的背景)
微細MO8半導体装置では、ホットキャリア対策として
L D D (L 1(IhNy D oped
D rain)構造が採用される傾向にある。このLD
D構造のMOSトランジスタの製造方法を第2図を参照
して説明する。
L D D (L 1(IhNy D oped
D rain)構造が採用される傾向にある。このLD
D構造のMOSトランジスタの製造方法を第2図を参照
して説明する。
まず、例えばP型シリコン基板1上にゲート酸化膜2を
形成し、全面に多結晶シリコン膜を堆積した後、パター
ニングしてゲート電極3を形成する。次に、このゲート
酸化膜3をマスクとして例えばリンをイオン注入するこ
とによりNW型型数散層44を形成する。つづいて、全
面にCVDII化膜を堆積した後、反応性イオンエツチ
ング法によりエツチングしてゲート電極3の側壁にスペ
ーサ5.5を残存させる。つづいて、ゲート電極3及び
スペーサ5.5をマスクとして例えばヒ素をイオン注入
することによりN+型広拡散層66を形成する。この結
果、ゲート電極3の両側方の基板1表面にN−型拡散層
4.4とN+型広拡散層66とからなるソース、ドレイ
ン領域7.8が形成される。以下、全面に図示しない層
間絶縁膜を堆積した後、コンタクトホールを開孔する。
形成し、全面に多結晶シリコン膜を堆積した後、パター
ニングしてゲート電極3を形成する。次に、このゲート
酸化膜3をマスクとして例えばリンをイオン注入するこ
とによりNW型型数散層44を形成する。つづいて、全
面にCVDII化膜を堆積した後、反応性イオンエツチ
ング法によりエツチングしてゲート電極3の側壁にスペ
ーサ5.5を残存させる。つづいて、ゲート電極3及び
スペーサ5.5をマスクとして例えばヒ素をイオン注入
することによりN+型広拡散層66を形成する。この結
果、ゲート電極3の両側方の基板1表面にN−型拡散層
4.4とN+型広拡散層66とからなるソース、ドレイ
ン領域7.8が形成される。以下、全面に図示しない層
間絶縁膜を堆積した後、コンタクトホールを開孔する。
つづいて、全面に例えば八βを蒸着した後、パターニン
グして図示しない配線を形成する。
グして図示しない配線を形成する。
このようにLDD構造のMOSトランジスタは、ドレイ
ン領R8近傍のチャネル領域における電界を緩和してホ
ットキャリアの発生を抑制することにより高信頼性を達
成しようとするものである。
ン領R8近傍のチャネル領域における電界を緩和してホ
ットキャリアの発生を抑制することにより高信頼性を達
成しようとするものである。
従来、LDDIII造のMOSトランジスタでは耐圧を
向上する観点から、ドレイン領域8を構成するN−型拡
散層4のN+型広拡散層6端部からの拡散長は、寄生抵
抗が許容される範囲内でできるだけ大きい方がよいとさ
れてい葛。このため、例えば0.8〜1.2虜ルールの
LDD構造のMOSトランジスタでは、N−型拡散層4
の長さを決定するスペーサ5.5の幅は0.20−0.
25譚に設定されている。
向上する観点から、ドレイン領域8を構成するN−型拡
散層4のN+型広拡散層6端部からの拡散長は、寄生抵
抗が許容される範囲内でできるだけ大きい方がよいとさ
れてい葛。このため、例えば0.8〜1.2虜ルールの
LDD構造のMOSトランジスタでは、N−型拡散層4
の長さを決定するスペーサ5.5の幅は0.20−0.
25譚に設定されている。
一方、このように微細なMOSトランジスタでは、ソー
ス、ドレイン領域7.8を構成するN+型広拡散層66
の接合深さは約0.2JJmとしている。
ス、ドレイン領域7.8を構成するN+型広拡散層66
の接合深さは約0.2JJmとしている。
これは、N+型広拡散層66の接合深さをこれ以上深く
すると、ドレイン領1jli8近傍のチャネル領域での
電界a!和を果たすためにはN”型拡散層4.4の接合
深さも深くしなければならず、このためショートチャネ
ル効果が生じやすくなるうえトランジスタのブレークダ
ウン耐圧も低下させるためである。このようなスペーサ
5.5の幅が約0.20〜0.25譚、N+型広拡散層
66の接合深さが約0.2譚という設計では、第2図に
示すようにN+型広拡散層66の端部はスペーサ5.5
の下方に位置する。
すると、ドレイン領1jli8近傍のチャネル領域での
電界a!和を果たすためにはN”型拡散層4.4の接合
深さも深くしなければならず、このためショートチャネ
ル効果が生じやすくなるうえトランジスタのブレークダ
ウン耐圧も低下させるためである。このようなスペーサ
5.5の幅が約0.20〜0.25譚、N+型広拡散層
66の接合深さが約0.2譚という設計では、第2図に
示すようにN+型広拡散層66の端部はスペーサ5.5
の下方に位置する。
LDD構造のMOSトランジスタは上述したようにドレ
イン領域8近傍のチャネル領域の電界緩和によりホット
キャリアの発生を抑制して高信頼性を達成しようとして
いる。しかし、第3図に示すように、L[)D構造をと
っていない通常のMOSトランジスタ(図中■で表示)
と比較した場合、第2図に示すようなLDD構造のMO
Sトランジスタ(図中■で表示)はストレス時間が短い
初期においてチャネル電流の減少率が大きく、大きな初
期劣化を示している。なお、第3図はゲート長0.9譚
、グー1〜酸化膜厚200人のトランジスタについて、
ゲート電圧2V、ドレイン電圧6.5vで測定したもの
であり、LDD構造のトランジスタについてはスペーサ
の幅0.2譚、N−型拡散層の不純物濃度1X1018
c1n−’である。したがって、当初期待されたような
高信頼性は達成されないことがわかる。
イン領域8近傍のチャネル領域の電界緩和によりホット
キャリアの発生を抑制して高信頼性を達成しようとして
いる。しかし、第3図に示すように、L[)D構造をと
っていない通常のMOSトランジスタ(図中■で表示)
と比較した場合、第2図に示すようなLDD構造のMO
Sトランジスタ(図中■で表示)はストレス時間が短い
初期においてチャネル電流の減少率が大きく、大きな初
期劣化を示している。なお、第3図はゲート長0.9譚
、グー1〜酸化膜厚200人のトランジスタについて、
ゲート電圧2V、ドレイン電圧6.5vで測定したもの
であり、LDD構造のトランジスタについてはスペーサ
の幅0.2譚、N−型拡散層の不純物濃度1X1018
c1n−’である。したがって、当初期待されたような
高信頼性は達成されないことがわかる。
これは第2図のゲート電極3の端部からドレイン領域8
を構成するN′″型拡散拡散層6部との間の酸化111
(図中Aで表示)にホットエレクトロンが注入された場
合に生じることが判明した。すなわち、この領域の酸化
膜にホットエレクトロンが注入されると、不純物濃度1
×1018cm・3程度のN゛型型皿層4で発生するキ
ャリア(電子)がほとんど反発されてしまうため、奇生
抵抗の増大にともなうチャネル電流の減少率の増大とな
って現われるものである。このLDD構造のMOSトラ
ンジスタ特有の初期劣化モードは、ゲート長が1.2膚
から1.0週さらに0.87fiとm細化されるにつれ
て無視できなくなり、素子の信頼性上重大な問題となる
。
を構成するN′″型拡散拡散層6部との間の酸化111
(図中Aで表示)にホットエレクトロンが注入された場
合に生じることが判明した。すなわち、この領域の酸化
膜にホットエレクトロンが注入されると、不純物濃度1
×1018cm・3程度のN゛型型皿層4で発生するキ
ャリア(電子)がほとんど反発されてしまうため、奇生
抵抗の増大にともなうチャネル電流の減少率の増大とな
って現われるものである。このLDD構造のMOSトラ
ンジスタ特有の初期劣化モードは、ゲート長が1.2膚
から1.0週さらに0.87fiとm細化されるにつれ
て無視できなくなり、素子の信頼性上重大な問題となる
。
本発明は上記事情を考慮してなされたものであり、性能
劣化がなく、信頼性が著しく高い微細なMO8型半導体
装置及びこのような半導体装置を簡便に製造し得る方法
を提供しようとするものである。
劣化がなく、信頼性が著しく高い微細なMO8型半導体
装置及びこのような半導体装置を簡便に製造し得る方法
を提供しようとするものである。
本願第1の発明の半導体装置は、第1導電型の半導体基
体表面に形成されるLDD構造のMO8型半導体装置に
おいて、ソース、ドレイン領域を構成する第2導電型の
高濃度拡散層の端部がゲート電極の下方に位置している
ことを特徴とするものである。
体表面に形成されるLDD構造のMO8型半導体装置に
おいて、ソース、ドレイン領域を構成する第2導電型の
高濃度拡散層の端部がゲート電極の下方に位置している
ことを特徴とするものである。
このような半導体装置によれば、ゲート電極側壁下部の
絶縁膜にホットキャリアが注入されても、その下方は高
濃度拡散層となっているので、この高濃度拡散層内で発
生ずるキャリアのうち絶縁膜中に注入されたホラ1−キ
ャリアにより反発されるキャリアの割合は小さく、性能
劣化(チャネル電流の減少率の増大)を防止することが
できる。
絶縁膜にホットキャリアが注入されても、その下方は高
濃度拡散層となっているので、この高濃度拡散層内で発
生ずるキャリアのうち絶縁膜中に注入されたホラ1−キ
ャリアにより反発されるキャリアの割合は小さく、性能
劣化(チャネル電流の減少率の増大)を防止することが
できる。
また、本願第2の発明の半導体装置の製造方法は、第1
導電型の半導体基体上にゲート絶縁膜を形成する工程と
、全面に導体層を堆積した後、パターニングしてゲート
電極を形成する工程と、このゲート電極をマスクとして
第2導電型の不純物をイオン注入する工程と、熱処理に
より不純物を拡散させて第2導電型の低濃度拡散層を形
成する工程と、全面に絶縁膜を堆積した後、異方性エツ
チング法によりエツチングして前記グー1〜144の側
壁に絶縁膜を残存させる工程と、前記ゲート電極及びそ
の側壁に残存した絶縁膜をマスクとして第2導電型の不
純物をイオン注入する工程と、熱処理により不純物を拡
散させ、前記第2導電型の低濃度拡散層に隣接し、端部
が前記グー1−電極の下方に位置する第2導電型の高濃
度拡散層を形成する工程とを具備したことを特徴とする
ものである。
導電型の半導体基体上にゲート絶縁膜を形成する工程と
、全面に導体層を堆積した後、パターニングしてゲート
電極を形成する工程と、このゲート電極をマスクとして
第2導電型の不純物をイオン注入する工程と、熱処理に
より不純物を拡散させて第2導電型の低濃度拡散層を形
成する工程と、全面に絶縁膜を堆積した後、異方性エツ
チング法によりエツチングして前記グー1〜144の側
壁に絶縁膜を残存させる工程と、前記ゲート電極及びそ
の側壁に残存した絶縁膜をマスクとして第2導電型の不
純物をイオン注入する工程と、熱処理により不純物を拡
散させ、前記第2導電型の低濃度拡散層に隣接し、端部
が前記グー1−電極の下方に位置する第2導電型の高濃
度拡散層を形成する工程とを具備したことを特徴とする
ものである。
このような方法によれば、本願第1の発明の半導体装置
を容易に製造することができる。
を容易に製造することができる。
なお、ゲート長が1.2膚以上になると、正常なl・ラ
ンリスタ動作を保証するには高濃度拡散層の接合深さは
約0.2−以下となるので、上記のようにソース、ドレ
イン領域を構成する高濃度拡散層の端部がゲート電極の
下方に位置するようにするには、ゲート電極側壁に形成
する絶縁膜の幅を0.15−以下とすればよい。
ンリスタ動作を保証するには高濃度拡散層の接合深さは
約0.2−以下となるので、上記のようにソース、ドレ
イン領域を構成する高濃度拡散層の端部がゲート電極の
下方に位置するようにするには、ゲート電極側壁に形成
する絶縁膜の幅を0.15−以下とすればよい。
以下、本発明の実施例を第1図<a)〜(d)に示す製
造方法を併記して説明する。
造方法を併記して説明する。
まず、N型シリコン基板11の主面の一部に選択的にリ
ンを拡散させることによりP型つェル領Ij!12を形
成した。次に、選択酸化法によりフィールド酸化1!1
3を形成した。つづいて、フィールド酸化113により
囲まれた素子領域表面に、膜厚200人のゲート酸化膜
14を形成した。つづいて、CVD法により全面に膜厚
4000人の多結晶シリコン膜を堆積した後、POCn
aを拡散源としてリンを拡散し、多結晶シリコン膜を低
抵抗化した。つづいて、この多結晶シリコン膜をパター
ニングしてゲート長0.9−のゲート電慟15を形成し
た(第1図(a)図示)。次いで、ゲート1i15をマ
スクとしてリンイオンを加速エネルギー60kev、ド
ーズff14X1013.、−2の条件でイオン注入し
た後、窒素雰囲気中、900℃で30分間アニールを行
なうことによりx j−0,15−のN−型拡散層16
.16を形成したく同図(b)図示)。次いで、CVD
法により全面に膜11500人のCVDII化膜を堆積
した後、反応性イオンエツチング(RIE)法によりエ
ツチングしてゲート電4fA15の側壁に幅1500人
のスペーサ17.17を形成した。つづいて、ゲート電
極15及びスペーサ17.17をマスクとしてヒ素イオ
ンを加速エネルギー40k13V、ドーズfi2X 1
0!5cm’の条件でイオン注入した後、窒素雰囲気中
、9oo℃で120分間アニールを行ない、端部がゲー
ト電極15下方に位置するXj=0.2声のN+型型数
散層1818を形成した。この結果、N−型拡散層16
.16とN+型型数散層1818とからなるソース、ド
レイン領域19.20が形成された(同図(C)図示)
。次いで、全面に層間絶縁膜としてCVD酸化1112
1を堆積した後、コンタクトホールを開孔した。つづい
て、全面にAffiを蒸着した後、パターニングして配
線22.22を形成し、LDD構造のMOSトランジス
タを製造したく同図(d)図示)。
ンを拡散させることによりP型つェル領Ij!12を形
成した。次に、選択酸化法によりフィールド酸化1!1
3を形成した。つづいて、フィールド酸化113により
囲まれた素子領域表面に、膜厚200人のゲート酸化膜
14を形成した。つづいて、CVD法により全面に膜厚
4000人の多結晶シリコン膜を堆積した後、POCn
aを拡散源としてリンを拡散し、多結晶シリコン膜を低
抵抗化した。つづいて、この多結晶シリコン膜をパター
ニングしてゲート長0.9−のゲート電慟15を形成し
た(第1図(a)図示)。次いで、ゲート1i15をマ
スクとしてリンイオンを加速エネルギー60kev、ド
ーズff14X1013.、−2の条件でイオン注入し
た後、窒素雰囲気中、900℃で30分間アニールを行
なうことによりx j−0,15−のN−型拡散層16
.16を形成したく同図(b)図示)。次いで、CVD
法により全面に膜11500人のCVDII化膜を堆積
した後、反応性イオンエツチング(RIE)法によりエ
ツチングしてゲート電4fA15の側壁に幅1500人
のスペーサ17.17を形成した。つづいて、ゲート電
極15及びスペーサ17.17をマスクとしてヒ素イオ
ンを加速エネルギー40k13V、ドーズfi2X 1
0!5cm’の条件でイオン注入した後、窒素雰囲気中
、9oo℃で120分間アニールを行ない、端部がゲー
ト電極15下方に位置するXj=0.2声のN+型型数
散層1818を形成した。この結果、N−型拡散層16
.16とN+型型数散層1818とからなるソース、ド
レイン領域19.20が形成された(同図(C)図示)
。次いで、全面に層間絶縁膜としてCVD酸化1112
1を堆積した後、コンタクトホールを開孔した。つづい
て、全面にAffiを蒸着した後、パターニングして配
線22.22を形成し、LDD構造のMOSトランジス
タを製造したく同図(d)図示)。
このようなLDD構造のMo8 l〜ランジリスでは、
ゲート電極15(Ill壁下部の酸化膜にホットキャリ
アが注入されても、その下方は高濃度のN+型型数散層
18なっているので、このN+型型皿H18内で発生す
るキャリアのうち酸化膜中に注入されたホットキャリア
により反発されるキャリアの割合は小さいため第3図に
示すように、チャネル電流の減少率を非常に小さくする
ことができる。
ゲート電極15(Ill壁下部の酸化膜にホットキャリ
アが注入されても、その下方は高濃度のN+型型数散層
18なっているので、このN+型型皿H18内で発生す
るキャリアのうち酸化膜中に注入されたホットキャリア
により反発されるキャリアの割合は小さいため第3図に
示すように、チャネル電流の減少率を非常に小さくする
ことができる。
なお、上記実施例ではNチャネルMOSトランジスタに
ついて説明したが、本発明はPチャネルMOSトランジ
スタ、0MO8等にも同様に適用できることは勿論であ
る。
ついて説明したが、本発明はPチャネルMOSトランジ
スタ、0MO8等にも同様に適用できることは勿論であ
る。
以上詳述した如く本発明によれば、LDD構造のMoS
トランジスタに特有の性能劣化を防止することができ、
ゲート長が1.2譚以下の超LSIの信頼性を著しく向
上できるものである。
トランジスタに特有の性能劣化を防止することができ、
ゲート長が1.2譚以下の超LSIの信頼性を著しく向
上できるものである。
第1図(a)〜(d)は本発明の実施例におけるLDD
構造のMo8 トランジスタを得るための製造工程を示
す断面図、第2図は従来のLDD構造のMoSトランジ
スタの欠点を説明するための説明図、第3図は本発明の
実施例におけるMo81〜ランジスタ及び従来のM O
5−t−ランリスタのチャネル電流の減少率を示す特性
図である。 11・・・N型シリコン基板、12・・・P型ウェル領
域、13・・・フィールド酸化膜、14・・・ゲート酸
化膜、15・・・ゲート電極、16・・・N−型拡散層
、17・・・スペーサ、18・・・N+型抵拡散層19
.20・・・ソース、ドレイン領域、21・・・CVD
酸化躾、22・・・配線。 出願人代理人 弁理士 鈴江武彦 第1図
構造のMo8 トランジスタを得るための製造工程を示
す断面図、第2図は従来のLDD構造のMoSトランジ
スタの欠点を説明するための説明図、第3図は本発明の
実施例におけるMo81〜ランジスタ及び従来のM O
5−t−ランリスタのチャネル電流の減少率を示す特性
図である。 11・・・N型シリコン基板、12・・・P型ウェル領
域、13・・・フィールド酸化膜、14・・・ゲート酸
化膜、15・・・ゲート電極、16・・・N−型拡散層
、17・・・スペーサ、18・・・N+型抵拡散層19
.20・・・ソース、ドレイン領域、21・・・CVD
酸化躾、22・・・配線。 出願人代理人 弁理士 鈴江武彦 第1図
Claims (5)
- (1)第1導電型の半導体基体上に形成されたゲート絶
縁膜と、このゲート絶縁膜上に形成されたゲート電極と
、このゲート電極の側壁に形成された絶縁膜と、前記ゲ
ート電極の両側方の基板表面に形成された、チャネル領
域近傍に位置する第2導電型の低濃度拡散層及びこれら
第2導電型の低濃度拡散層に隣接する第2導電型の高濃
度拡散層からなるソース、ドレイン領域とを有する半導
体装置において、前記第2導電型の高濃度拡散層の端部
が前記ゲート電極の下方に位置していることを特徴とす
る半導体装置。 - (2)ゲート電極の側壁に形成される絶縁膜の幅が0.
15μm以下であることを特徴とする特許請求の範囲第
1項記載の半導体装置。 - (3)第1導電型の半導体基体上にゲート絶縁膜を形成
する工程と、全面に導体層を堆積した後、パターニング
してゲート電極を形成する工程と、このゲート電極をマ
スクとして第2導電型の不純物をイオン注入する工程と
、熱処理により不純物を拡散させて第2導電型の低濃度
拡散層を形成する工程と、全面に絶縁膜を堆積した後、
異方性エッチング法によりエッチングして前記ゲート電
極の側壁に絶縁膜を残存させる工程と、前記ゲート電極
及びその側壁に残存した絶縁膜をマスクとして第2導電
型の不純物をイオン注入する工程と、熱処理により不純
物を拡散させ、前記第2導電型の低濃度拡散層に隣接し
、端部が前記ゲート電極の下方に位置する第2導電型の
高濃度拡散層を形成する工程とを具備したことを特徴と
する半導体装置の製造方法。 - (4)ゲート電極側壁に残存させる絶縁膜の幅を0.1
5μm以下とすることを特徴とする特許請求の範囲第3
項記載の半導体装置の製造方法。 - (5)低濃度拡散層を形成するためにイオン注入される
不純物がリン、高濃度拡散層を形成するためにイオン注
入される不純物がヒ素であることを特徴とする特許請求
の範囲第3項又は第4項記載の半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP16892185A JPS6230378A (ja) | 1985-07-31 | 1985-07-31 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP16892185A JPS6230378A (ja) | 1985-07-31 | 1985-07-31 | 半導体装置及びその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6230378A true JPS6230378A (ja) | 1987-02-09 |
Family
ID=15877021
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP16892185A Pending JPS6230378A (ja) | 1985-07-31 | 1985-07-31 | 半導体装置及びその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6230378A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6208195B1 (en) | 1991-03-18 | 2001-03-27 | Integrated Device Technology, Inc. | Fast transmission gate switch |
US6215350B1 (en) | 1991-03-18 | 2001-04-10 | Integrated Device Technology, Inc. | Fast transmission gate switch |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
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JPS59182568A (ja) * | 1983-04-01 | 1984-10-17 | Hitachi Ltd | 絶縁ゲ−ト型電界効果半導体装置の製造方法 |
JPS6072271A (ja) * | 1983-09-28 | 1985-04-24 | Toshiba Corp | 半導体装置の製造方法 |
JPS6074478A (ja) * | 1983-09-29 | 1985-04-26 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
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-
1985
- 1985-07-31 JP JP16892185A patent/JPS6230378A/ja active Pending
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