JPS6230378A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPS6230378A JPS6230378A JP16892185A JP16892185A JPS6230378A JP S6230378 A JPS6230378 A JP S6230378A JP 16892185 A JP16892185 A JP 16892185A JP 16892185 A JP16892185 A JP 16892185A JP S6230378 A JPS6230378 A JP S6230378A
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- Japan
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- gate electrode
- diffusion layer
- insulating film
- conductivity type
- semiconductor device
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体装置及びその製造方法に関し、特にＬ
Ｄ Ｄ （Ｌ １ｑｈＮｙ Ｄ ｏｐｅｄ Ｄ ｒ
ａｉｎ）構造を有する微細ＭＯ８半導体装置に使用され
るものである。
Ｄ Ｄ （Ｌ １ｑｈＮｙ Ｄ ｏｐｅｄ Ｄ ｒ
ａｉｎ）構造を有する微細ＭＯ８半導体装置に使用され
るものである。
（発明の技術的背景）
微細ＭＯ８半導体装置では、ホットキャリア対策として
Ｌ Ｄ Ｄ （Ｌ １（ＩｈＮｙ Ｄ ｏｐｅｄ
Ｄ ｒａｉｎ）構造が採用される傾向にある。このＬＤ
Ｄ構造のＭＯＳトランジスタの製造方法を第２図を参照
して説明する。
Ｌ Ｄ Ｄ （Ｌ １（ＩｈＮｙ Ｄ ｏｐｅｄ
Ｄ ｒａｉｎ）構造が採用される傾向にある。このＬＤ
Ｄ構造のＭＯＳトランジスタの製造方法を第２図を参照
して説明する。
まず、例えばＰ型シリコン基板１上にゲート酸化膜２を
形成し、全面に多結晶シリコン膜を堆積した後、パター
ニングしてゲート電極３を形成する。次に、このゲート
酸化膜３をマスクとして例えばリンをイオン注入するこ
とによりＮＷ型型数散層４４を形成する。つづいて、全
面にＣＶＤＩＩ化膜を堆積した後、反応性イオンエツチ
ング法によりエツチングしてゲート電極３の側壁にスペ
ーサ５．５を残存させる。つづいて、ゲート電極３及び
スペーサ５．５をマスクとして例えばヒ素をイオン注入
することによりＮ＋型広拡散層６６を形成する。この結
果、ゲート電極３の両側方の基板１表面にＮ−型拡散層
４．４とＮ＋型広拡散層６６とからなるソース、ドレイ
ン領域７．８が形成される。以下、全面に図示しない層
間絶縁膜を堆積した後、コンタクトホールを開孔する。
形成し、全面に多結晶シリコン膜を堆積した後、パター
ニングしてゲート電極３を形成する。次に、このゲート
酸化膜３をマスクとして例えばリンをイオン注入するこ
とによりＮＷ型型数散層４４を形成する。つづいて、全
面にＣＶＤＩＩ化膜を堆積した後、反応性イオンエツチ
ング法によりエツチングしてゲート電極３の側壁にスペ
ーサ５．５を残存させる。つづいて、ゲート電極３及び
スペーサ５．５をマスクとして例えばヒ素をイオン注入
することによりＮ＋型広拡散層６６を形成する。この結
果、ゲート電極３の両側方の基板１表面にＮ−型拡散層
４．４とＮ＋型広拡散層６６とからなるソース、ドレイ
ン領域７．８が形成される。以下、全面に図示しない層
間絶縁膜を堆積した後、コンタクトホールを開孔する。
つづいて、全面に例えば八βを蒸着した後、パターニン
グして図示しない配線を形成する。
グして図示しない配線を形成する。
このようにＬＤＤ構造のＭＯＳトランジスタは、ドレイ
ン領Ｒ８近傍のチャネル領域における電界を緩和してホ
ットキャリアの発生を抑制することにより高信頼性を達
成しようとするものである。
ン領Ｒ８近傍のチャネル領域における電界を緩和してホ
ットキャリアの発生を抑制することにより高信頼性を達
成しようとするものである。
従来、ＬＤＤＩＩＩ造のＭＯＳトランジスタでは耐圧を
向上する観点から、ドレイン領域８を構成するＮ−型拡
散層４のＮ＋型広拡散層６端部からの拡散長は、寄生抵
抗が許容される範囲内でできるだけ大きい方がよいとさ
れてい葛。このため、例えば０．８〜１．２虜ルールの
ＬＤＤ構造のＭＯＳトランジスタでは、Ｎ−型拡散層４
の長さを決定するスペーサ５．５の幅は０．２０−０．
２５譚に設定されている。
向上する観点から、ドレイン領域８を構成するＮ−型拡
散層４のＮ＋型広拡散層６端部からの拡散長は、寄生抵
抗が許容される範囲内でできるだけ大きい方がよいとさ
れてい葛。このため、例えば０．８〜１．２虜ルールの
ＬＤＤ構造のＭＯＳトランジスタでは、Ｎ−型拡散層４
の長さを決定するスペーサ５．５の幅は０．２０−０．
２５譚に設定されている。
一方、このように微細なＭＯＳトランジスタでは、ソー
ス、ドレイン領域７．８を構成するＮ＋型広拡散層６６
の接合深さは約０．２ＪＪｍとしている。
ス、ドレイン領域７．８を構成するＮ＋型広拡散層６６
の接合深さは約０．２ＪＪｍとしている。
これは、Ｎ＋型広拡散層６６の接合深さをこれ以上深く
すると、ドレイン領１ｊｌｉ８近傍のチャネル領域での
電界ａ！和を果たすためにはＮ”型拡散層４．４の接合
深さも深くしなければならず、このためショートチャネ
ル効果が生じやすくなるうえトランジスタのブレークダ
ウン耐圧も低下させるためである。このようなスペーサ
５．５の幅が約０．２０〜０．２５譚、Ｎ＋型広拡散層
６６の接合深さが約０．２譚という設計では、第２図に
示すようにＮ＋型広拡散層６６の端部はスペーサ５．５
の下方に位置する。
すると、ドレイン領１ｊｌｉ８近傍のチャネル領域での
電界ａ！和を果たすためにはＮ”型拡散層４．４の接合
深さも深くしなければならず、このためショートチャネ
ル効果が生じやすくなるうえトランジスタのブレークダ
ウン耐圧も低下させるためである。このようなスペーサ
５．５の幅が約０．２０〜０．２５譚、Ｎ＋型広拡散層
６６の接合深さが約０．２譚という設計では、第２図に
示すようにＮ＋型広拡散層６６の端部はスペーサ５．５
の下方に位置する。
ＬＤＤ構造のＭＯＳトランジスタは上述したようにドレ
イン領域８近傍のチャネル領域の電界緩和によりホット
キャリアの発生を抑制して高信頼性を達成しようとして
いる。しかし、第３図に示すように、Ｌ［）Ｄ構造をと
っていない通常のＭＯＳトランジスタ（図中■で表示）
と比較した場合、第２図に示すようなＬＤＤ構造のＭＯ
Ｓトランジスタ（図中■で表示）はストレス時間が短い
初期においてチャネル電流の減少率が大きく、大きな初
期劣化を示している。なお、第３図はゲート長０．９譚
、グー１〜酸化膜厚２００人のトランジスタについて、
ゲート電圧２Ｖ、ドレイン電圧６．５ｖで測定したもの
であり、ＬＤＤ構造のトランジスタについてはスペーサ
の幅０．２譚、Ｎ−型拡散層の不純物濃度１Ｘ１０１８
ｃ１ｎ−’である。したがって、当初期待されたような
高信頼性は達成されないことがわかる。
イン領域８近傍のチャネル領域の電界緩和によりホット
キャリアの発生を抑制して高信頼性を達成しようとして
いる。しかし、第３図に示すように、Ｌ［）Ｄ構造をと
っていない通常のＭＯＳトランジスタ（図中■で表示）
と比較した場合、第２図に示すようなＬＤＤ構造のＭＯ
Ｓトランジスタ（図中■で表示）はストレス時間が短い
初期においてチャネル電流の減少率が大きく、大きな初
期劣化を示している。なお、第３図はゲート長０．９譚
、グー１〜酸化膜厚２００人のトランジスタについて、
ゲート電圧２Ｖ、ドレイン電圧６．５ｖで測定したもの
であり、ＬＤＤ構造のトランジスタについてはスペーサ
の幅０．２譚、Ｎ−型拡散層の不純物濃度１Ｘ１０１８
ｃ１ｎ−’である。したがって、当初期待されたような
高信頼性は達成されないことがわかる。
これは第２図のゲート電極３の端部からドレイン領域８
を構成するＮ′″型拡散拡散層６部との間の酸化１１１
（図中Ａで表示）にホットエレクトロンが注入された場
合に生じることが判明した。すなわち、この領域の酸化
膜にホットエレクトロンが注入されると、不純物濃度１
×１０１８ｃｍ・３程度のＮ゛型型皿層４で発生するキ
ャリア（電子）がほとんど反発されてしまうため、奇生
抵抗の増大にともなうチャネル電流の減少率の増大とな
って現われるものである。このＬＤＤ構造のＭＯＳトラ
ンジスタ特有の初期劣化モードは、ゲート長が１．２膚
から１．０週さらに０．８７ｆｉとｍ細化されるにつれ
て無視できなくなり、素子の信頼性上重大な問題となる
。
を構成するＮ′″型拡散拡散層６部との間の酸化１１１
（図中Ａで表示）にホットエレクトロンが注入された場
合に生じることが判明した。すなわち、この領域の酸化
膜にホットエレクトロンが注入されると、不純物濃度１
×１０１８ｃｍ・３程度のＮ゛型型皿層４で発生するキ
ャリア（電子）がほとんど反発されてしまうため、奇生
抵抗の増大にともなうチャネル電流の減少率の増大とな
って現われるものである。このＬＤＤ構造のＭＯＳトラ
ンジスタ特有の初期劣化モードは、ゲート長が１．２膚
から１．０週さらに０．８７ｆｉとｍ細化されるにつれ
て無視できなくなり、素子の信頼性上重大な問題となる
。
本発明は上記事情を考慮してなされたものであり、性能
劣化がなく、信頼性が著しく高い微細なＭＯ８型半導体
装置及びこのような半導体装置を簡便に製造し得る方法
を提供しようとするものである。
劣化がなく、信頼性が著しく高い微細なＭＯ８型半導体
装置及びこのような半導体装置を簡便に製造し得る方法
を提供しようとするものである。
本願第１の発明の半導体装置は、第１導電型の半導体基
体表面に形成されるＬＤＤ構造のＭＯ８型半導体装置に
おいて、ソース、ドレイン領域を構成する第２導電型の
高濃度拡散層の端部がゲート電極の下方に位置している
ことを特徴とするものである。
体表面に形成されるＬＤＤ構造のＭＯ８型半導体装置に
おいて、ソース、ドレイン領域を構成する第２導電型の
高濃度拡散層の端部がゲート電極の下方に位置している
ことを特徴とするものである。
このような半導体装置によれば、ゲート電極側壁下部の
絶縁膜にホットキャリアが注入されても、その下方は高
濃度拡散層となっているので、この高濃度拡散層内で発
生ずるキャリアのうち絶縁膜中に注入されたホラ１−キ
ャリアにより反発されるキャリアの割合は小さく、性能
劣化（チャネル電流の減少率の増大）を防止することが
できる。
絶縁膜にホットキャリアが注入されても、その下方は高
濃度拡散層となっているので、この高濃度拡散層内で発
生ずるキャリアのうち絶縁膜中に注入されたホラ１−キ
ャリアにより反発されるキャリアの割合は小さく、性能
劣化（チャネル電流の減少率の増大）を防止することが
できる。
また、本願第２の発明の半導体装置の製造方法は、第１
導電型の半導体基体上にゲート絶縁膜を形成する工程と
、全面に導体層を堆積した後、パターニングしてゲート
電極を形成する工程と、このゲート電極をマスクとして
第２導電型の不純物をイオン注入する工程と、熱処理に
より不純物を拡散させて第２導電型の低濃度拡散層を形
成する工程と、全面に絶縁膜を堆積した後、異方性エツ
チング法によりエツチングして前記グー１〜１４４の側
壁に絶縁膜を残存させる工程と、前記ゲート電極及びそ
の側壁に残存した絶縁膜をマスクとして第２導電型の不
純物をイオン注入する工程と、熱処理により不純物を拡
散させ、前記第２導電型の低濃度拡散層に隣接し、端部
が前記グー１−電極の下方に位置する第２導電型の高濃
度拡散層を形成する工程とを具備したことを特徴とする
ものである。
導電型の半導体基体上にゲート絶縁膜を形成する工程と
、全面に導体層を堆積した後、パターニングしてゲート
電極を形成する工程と、このゲート電極をマスクとして
第２導電型の不純物をイオン注入する工程と、熱処理に
より不純物を拡散させて第２導電型の低濃度拡散層を形
成する工程と、全面に絶縁膜を堆積した後、異方性エツ
チング法によりエツチングして前記グー１〜１４４の側
壁に絶縁膜を残存させる工程と、前記ゲート電極及びそ
の側壁に残存した絶縁膜をマスクとして第２導電型の不
純物をイオン注入する工程と、熱処理により不純物を拡
散させ、前記第２導電型の低濃度拡散層に隣接し、端部
が前記グー１−電極の下方に位置する第２導電型の高濃
度拡散層を形成する工程とを具備したことを特徴とする
ものである。
このような方法によれば、本願第１の発明の半導体装置
を容易に製造することができる。
を容易に製造することができる。
なお、ゲート長が１．２膚以上になると、正常なｌ・ラ
ンリスタ動作を保証するには高濃度拡散層の接合深さは
約０．２−以下となるので、上記のようにソース、ドレ
イン領域を構成する高濃度拡散層の端部がゲート電極の
下方に位置するようにするには、ゲート電極側壁に形成
する絶縁膜の幅を０．１５−以下とすればよい。
ンリスタ動作を保証するには高濃度拡散層の接合深さは
約０．２−以下となるので、上記のようにソース、ドレ
イン領域を構成する高濃度拡散層の端部がゲート電極の
下方に位置するようにするには、ゲート電極側壁に形成
する絶縁膜の幅を０．１５−以下とすればよい。
以下、本発明の実施例を第１図＜ａ）〜（ｄ）に示す製
造方法を併記して説明する。
造方法を併記して説明する。
まず、Ｎ型シリコン基板１１の主面の一部に選択的にリ
ンを拡散させることによりＰ型つェル領Ｉｊ！１２を形
成した。次に、選択酸化法によりフィールド酸化１！１
３を形成した。つづいて、フィールド酸化１１３により
囲まれた素子領域表面に、膜厚２００人のゲート酸化膜
１４を形成した。つづいて、ＣＶＤ法により全面に膜厚
４０００人の多結晶シリコン膜を堆積した後、ＰＯＣｎ
ａを拡散源としてリンを拡散し、多結晶シリコン膜を低
抵抗化した。つづいて、この多結晶シリコン膜をパター
ニングしてゲート長０．９−のゲート電慟１５を形成し
た（第１図（ａ）図示）。次いで、ゲート１ｉ１５をマ
スクとしてリンイオンを加速エネルギー６０ｋｅｖ、ド
ーズｆｆ１４Ｘ１０１３．、−２の条件でイオン注入し
た後、窒素雰囲気中、９００℃で３０分間アニールを行
なうことによりｘ ｊ−０，１５−のＮ−型拡散層１６
．１６を形成したく同図（ｂ）図示）。次いで、ＣＶＤ
法により全面に膜１１５００人のＣＶＤＩＩ化膜を堆積
した後、反応性イオンエツチング（ＲＩＥ）法によりエ
ツチングしてゲート電４ｆＡ１５の側壁に幅１５００人
のスペーサ１７．１７を形成した。つづいて、ゲート電
極１５及びスペーサ１７．１７をマスクとしてヒ素イオ
ンを加速エネルギー４０ｋ１３Ｖ、ドーズｆｉ２Ｘ １
０！５ｃｍ’の条件でイオン注入した後、窒素雰囲気中
、９ｏｏ℃で１２０分間アニールを行ない、端部がゲー
ト電極１５下方に位置するＸｊ＝０．２声のＮ＋型型数
散層１８１８を形成した。この結果、Ｎ−型拡散層１６
．１６とＮ＋型型数散層１８１８とからなるソース、ド
レイン領域１９．２０が形成された（同図（Ｃ）図示）
。次いで、全面に層間絶縁膜としてＣＶＤ酸化１１１２
１を堆積した後、コンタクトホールを開孔した。つづい
て、全面にＡｆｆｉを蒸着した後、パターニングして配
線２２．２２を形成し、ＬＤＤ構造のＭＯＳトランジス
タを製造したく同図（ｄ）図示）。
ンを拡散させることによりＰ型つェル領Ｉｊ！１２を形
成した。次に、選択酸化法によりフィールド酸化１！１
３を形成した。つづいて、フィールド酸化１１３により
囲まれた素子領域表面に、膜厚２００人のゲート酸化膜
１４を形成した。つづいて、ＣＶＤ法により全面に膜厚
４０００人の多結晶シリコン膜を堆積した後、ＰＯＣｎ
ａを拡散源としてリンを拡散し、多結晶シリコン膜を低
抵抗化した。つづいて、この多結晶シリコン膜をパター
ニングしてゲート長０．９−のゲート電慟１５を形成し
た（第１図（ａ）図示）。次いで、ゲート１ｉ１５をマ
スクとしてリンイオンを加速エネルギー６０ｋｅｖ、ド
ーズｆｆ１４Ｘ１０１３．、−２の条件でイオン注入し
た後、窒素雰囲気中、９００℃で３０分間アニールを行
なうことによりｘ ｊ−０，１５−のＮ−型拡散層１６
．１６を形成したく同図（ｂ）図示）。次いで、ＣＶＤ
法により全面に膜１１５００人のＣＶＤＩＩ化膜を堆積
した後、反応性イオンエツチング（ＲＩＥ）法によりエ
ツチングしてゲート電４ｆＡ１５の側壁に幅１５００人
のスペーサ１７．１７を形成した。つづいて、ゲート電
極１５及びスペーサ１７．１７をマスクとしてヒ素イオ
ンを加速エネルギー４０ｋ１３Ｖ、ドーズｆｉ２Ｘ １
０！５ｃｍ’の条件でイオン注入した後、窒素雰囲気中
、９ｏｏ℃で１２０分間アニールを行ない、端部がゲー
ト電極１５下方に位置するＸｊ＝０．２声のＮ＋型型数
散層１８１８を形成した。この結果、Ｎ−型拡散層１６
．１６とＮ＋型型数散層１８１８とからなるソース、ド
レイン領域１９．２０が形成された（同図（Ｃ）図示）
。次いで、全面に層間絶縁膜としてＣＶＤ酸化１１１２
１を堆積した後、コンタクトホールを開孔した。つづい
て、全面にＡｆｆｉを蒸着した後、パターニングして配
線２２．２２を形成し、ＬＤＤ構造のＭＯＳトランジス
タを製造したく同図（ｄ）図示）。
このようなＬＤＤ構造のＭｏ８ ｌ〜ランジリスでは、
ゲート電極１５（Ｉｌｌ壁下部の酸化膜にホットキャリ
アが注入されても、その下方は高濃度のＮ＋型型数散層
１８なっているので、このＮ＋型型皿Ｈ１８内で発生す
るキャリアのうち酸化膜中に注入されたホットキャリア
により反発されるキャリアの割合は小さいため第３図に
示すように、チャネル電流の減少率を非常に小さくする
ことができる。
ゲート電極１５（Ｉｌｌ壁下部の酸化膜にホットキャリ
アが注入されても、その下方は高濃度のＮ＋型型数散層
１８なっているので、このＮ＋型型皿Ｈ１８内で発生す
るキャリアのうち酸化膜中に注入されたホットキャリア
により反発されるキャリアの割合は小さいため第３図に
示すように、チャネル電流の減少率を非常に小さくする
ことができる。
なお、上記実施例ではＮチャネルＭＯＳトランジスタに
ついて説明したが、本発明はＰチャネルＭＯＳトランジ
スタ、０ＭＯ８等にも同様に適用できることは勿論であ
る。
ついて説明したが、本発明はＰチャネルＭＯＳトランジ
スタ、０ＭＯ８等にも同様に適用できることは勿論であ
る。
以上詳述した如く本発明によれば、ＬＤＤ構造のＭｏＳ
トランジスタに特有の性能劣化を防止することができ、
ゲート長が１．２譚以下の超ＬＳＩの信頼性を著しく向
上できるものである。
トランジスタに特有の性能劣化を防止することができ、
ゲート長が１．２譚以下の超ＬＳＩの信頼性を著しく向
上できるものである。
第１図（ａ）〜（ｄ）は本発明の実施例におけるＬＤＤ
構造のＭｏ８ トランジスタを得るための製造工程を示
す断面図、第２図は従来のＬＤＤ構造のＭｏＳトランジ
スタの欠点を説明するための説明図、第３図は本発明の
実施例におけるＭｏ８１〜ランジスタ及び従来のＭ Ｏ
５−ｔ−ランリスタのチャネル電流の減少率を示す特性
図である。 １１・・・Ｎ型シリコン基板、１２・・・Ｐ型ウェル領
域、１３・・・フィールド酸化膜、１４・・・ゲート酸
化膜、１５・・・ゲート電極、１６・・・Ｎ−型拡散層
、１７・・・スペーサ、１８・・・Ｎ＋型抵拡散層１９
．２０・・・ソース、ドレイン領域、２１・・・ＣＶＤ
酸化躾、２２・・・配線。 出願人代理人 弁理士 鈴江武彦 第１図
構造のＭｏ８ トランジスタを得るための製造工程を示
す断面図、第２図は従来のＬＤＤ構造のＭｏＳトランジ
スタの欠点を説明するための説明図、第３図は本発明の
実施例におけるＭｏ８１〜ランジスタ及び従来のＭ Ｏ
５−ｔ−ランリスタのチャネル電流の減少率を示す特性
図である。 １１・・・Ｎ型シリコン基板、１２・・・Ｐ型ウェル領
域、１３・・・フィールド酸化膜、１４・・・ゲート酸
化膜、１５・・・ゲート電極、１６・・・Ｎ−型拡散層
、１７・・・スペーサ、１８・・・Ｎ＋型抵拡散層１９
．２０・・・ソース、ドレイン領域、２１・・・ＣＶＤ
酸化躾、２２・・・配線。 出願人代理人 弁理士 鈴江武彦 第１図
Claims (5)
- （１）第１導電型の半導体基体上に形成されたゲート絶
縁膜と、このゲート絶縁膜上に形成されたゲート電極と
、このゲート電極の側壁に形成された絶縁膜と、前記ゲ
ート電極の両側方の基板表面に形成された、チャネル領
域近傍に位置する第２導電型の低濃度拡散層及びこれら
第２導電型の低濃度拡散層に隣接する第２導電型の高濃
度拡散層からなるソース、ドレイン領域とを有する半導
体装置において、前記第２導電型の高濃度拡散層の端部
が前記ゲート電極の下方に位置していることを特徴とす
る半導体装置。 - （２）ゲート電極の側壁に形成される絶縁膜の幅が０．
１５μｍ以下であることを特徴とする特許請求の範囲第
１項記載の半導体装置。 - （３）第１導電型の半導体基体上にゲート絶縁膜を形成
する工程と、全面に導体層を堆積した後、パターニング
してゲート電極を形成する工程と、このゲート電極をマ
スクとして第２導電型の不純物をイオン注入する工程と
、熱処理により不純物を拡散させて第２導電型の低濃度
拡散層を形成する工程と、全面に絶縁膜を堆積した後、
異方性エッチング法によりエッチングして前記ゲート電
極の側壁に絶縁膜を残存させる工程と、前記ゲート電極
及びその側壁に残存した絶縁膜をマスクとして第２導電
型の不純物をイオン注入する工程と、熱処理により不純
物を拡散させ、前記第２導電型の低濃度拡散層に隣接し
、端部が前記ゲート電極の下方に位置する第２導電型の
高濃度拡散層を形成する工程とを具備したことを特徴と
する半導体装置の製造方法。 - （４）ゲート電極側壁に残存させる絶縁膜の幅を０．１
５μｍ以下とすることを特徴とする特許請求の範囲第３
項記載の半導体装置の製造方法。 - （５）低濃度拡散層を形成するためにイオン注入される
不純物がリン、高濃度拡散層を形成するためにイオン注
入される不純物がヒ素であることを特徴とする特許請求
の範囲第３項又は第４項記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16892185A JPS6230378A (ja) | 1985-07-31 | 1985-07-31 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16892185A JPS6230378A (ja) | 1985-07-31 | 1985-07-31 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6230378A true JPS6230378A (ja) | 1987-02-09 |
Family
ID=15877021
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16892185A Pending JPS6230378A (ja) | 1985-07-31 | 1985-07-31 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6230378A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6208195B1 (en) | 1991-03-18 | 2001-03-27 | Integrated Device Technology, Inc. | Fast transmission gate switch |
| US6215350B1 (en) | 1991-03-18 | 2001-04-10 | Integrated Device Technology, Inc. | Fast transmission gate switch |
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|---|---|---|---|---|
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| JPS6072271A (ja) * | 1983-09-28 | 1985-04-24 | Toshiba Corp | 半導体装置の製造方法 |
| JPS6074478A (ja) * | 1983-09-29 | 1985-04-26 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
| JPS60124972A (ja) * | 1983-12-12 | 1985-07-04 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
-
1985
- 1985-07-31 JP JP16892185A patent/JPS6230378A/ja active Pending
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