JPS62285516A - 出力バツフア回路 - Google Patents
出力バツフア回路Info
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- JPS62285516A JPS62285516A JP61128586A JP12858686A JPS62285516A JP S62285516 A JPS62285516 A JP S62285516A JP 61128586 A JP61128586 A JP 61128586A JP 12858686 A JP12858686 A JP 12858686A JP S62285516 A JPS62285516 A JP S62285516A
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- Japan
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- output
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- buffer circuit
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- 230000006870 function Effects 0.000 description 6
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00315—Modifications for increasing the reliability for protection in field-effect transistor circuits
Landscapes
- Physics & Mathematics (AREA)
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- Computing Systems (AREA)
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- Electronic Switches (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
３、発明の詳細な説明
Ａ、産業上の利用分野
本発明は、メモリ装置等の半導体装置における出力ハッ
ファ回路に関し、特にその静電強度の向上を実現するも
のである。
ファ回路に関し、特にその静電強度の向上を実現するも
のである。
Ｂ９発明の概要
本発明は、メモリ装置等の半導体装置における出力バッ
ファ回路において、・出力バッファ用ＭＯＳトランジス
タと並列に出力端子に培鎧されふＭＯＳトランジスタを
配設することにより、静電強度の向上を実現するもので
ある。
ファ回路において、・出力バッファ用ＭＯＳトランジス
タと並列に出力端子に培鎧されふＭＯＳトランジスタを
配設することにより、静電強度の向上を実現するもので
ある。
Ｃ０従来の技術
メモリ装置等の半導体装置における出力バッファ回路の
一例について、第３図を参照しながら説明すると、先ず
、情報信号を記憶してなるメモリセルに接続されアドレ
ス信号に応して読み出される信号をセンシングするセン
スアンプ３１の出力端子には、所謂ドライバー３２が接
続され、このドライバー３２は、出力バッファ回路の入
力端子３３に接続されている。この出力ハノファ回路は
ＰＭＯ３）ランジスク３４とＮＭＯ３Ｉ−ランジスク３
５からなり、上記入力端子３３はそれぞれＰＭＯＳトラ
ンジスタ３４とＮＭＯ３トランジスタ３５のゲートに接
続されている。このＰＭＯＳトランジスタ３４及びＮＭ
Ｏ３トランジスタ３５のソースはそれぞれ電源電圧若し
くはアースに接続されており、さらに、このＰＭＯＳト
ランジスタ３４及びＮＭＯＳトランジスタ３５のドレイ
ンは共通接続されて出力端子３６となっている。
一例について、第３図を参照しながら説明すると、先ず
、情報信号を記憶してなるメモリセルに接続されアドレ
ス信号に応して読み出される信号をセンシングするセン
スアンプ３１の出力端子には、所謂ドライバー３２が接
続され、このドライバー３２は、出力バッファ回路の入
力端子３３に接続されている。この出力ハノファ回路は
ＰＭＯ３）ランジスク３４とＮＭＯ３Ｉ−ランジスク３
５からなり、上記入力端子３３はそれぞれＰＭＯＳトラ
ンジスタ３４とＮＭＯ３トランジスタ３５のゲートに接
続されている。このＰＭＯＳトランジスタ３４及びＮＭ
Ｏ３トランジスタ３５のソースはそれぞれ電源電圧若し
くはアースに接続されており、さらに、このＰＭＯＳト
ランジスタ３４及びＮＭＯＳトランジスタ３５のドレイ
ンは共通接続されて出力端子３６となっている。
Ｄ３発明が解決しようとする問題点
上述のような構成からなる出カバ、ファ回路は、従来の
設計ルールにおいては、当該出カバ・ソファ回路を構成
するＭＯＳトランジスタ３４．３５自体が静電保護回路
として機能していた為、特別な保護回路を不要としてい
た。
設計ルールにおいては、当該出カバ・ソファ回路を構成
するＭＯＳトランジスタ３４．３５自体が静電保護回路
として機能していた為、特別な保護回路を不要としてい
た。
すなわち、第２図に示すように、ＭＯ５Ｉ−ランジスタ
においては、逆バイアス時にドレインＤ側の不純物領域
２１に形成されるＰＮ接合２２からの空乏層２３により
当該Ｍｏｓトランジスタ自体が保護ダイオードとして機
能して、静電破壊電圧よりもａ部分（ＰＮ接合２２のチ
ャンネル側の表面近傍部分）でのブレークダウンが低電
圧で起こり、このため静電破壊を未然に防止することが
可能であった。
においては、逆バイアス時にドレインＤ側の不純物領域
２１に形成されるＰＮ接合２２からの空乏層２３により
当該Ｍｏｓトランジスタ自体が保護ダイオードとして機
能して、静電破壊電圧よりもａ部分（ＰＮ接合２２のチ
ャンネル側の表面近傍部分）でのブレークダウンが低電
圧で起こり、このため静電破壊を未然に防止することが
可能であった。
しかしながら、メモリ装置の微細化が進み、出力バノフ
ァ回路のＭＯＳトランジスタのチャンネル幅Ｗも縮小化
され、このようにチャンネル幅Ｗが短くなった場合には
、第４図に破線で示すように、そのブレークダウン電圧
が高くなるという現象が起こり、このため有効に出力バ
ッファ回路を静電破壊から保護することができない。
ァ回路のＭＯＳトランジスタのチャンネル幅Ｗも縮小化
され、このようにチャンネル幅Ｗが短くなった場合には
、第４図に破線で示すように、そのブレークダウン電圧
が高くなるという現象が起こり、このため有効に出力バ
ッファ回路を静電破壊から保護することができない。
すなわち、チャンネル幅Ｗを短くした場合には、相対的
にＰＮ接合２２を取り囲む基板２４やウェル領域２５等
の体積が大きくなり、その抵抗分によって上記空乏層２
３に加わる電圧が低下する。
にＰＮ接合２２を取り囲む基板２４やウェル領域２５等
の体積が大きくなり、その抵抗分によって上記空乏層２
３に加わる電圧が低下する。
このため絶縁破壊が生ずる電圧では、上記抵抗分によっ
て未だブレークダウンが起こらず絶縁破壊が生じてしま
う。また、チャンネル幅Ｗが短くなることは、単位領域
光たりの電流が増加することになり、さらに静電破壊が
生じ易くなる。
て未だブレークダウンが起こらず絶縁破壊が生じてしま
う。また、チャンネル幅Ｗが短くなることは、単位領域
光たりの電流が増加することになり、さらに静電破壊が
生じ易くなる。
これに対して、チャンネル幅Ｗを短くしなければ、ブレ
ークダウン電圧が高くならずに済む。
ークダウン電圧が高くならずに済む。
しかしながら、チャンネル幅Ｗを短（しなければ、当該
出力バッファ回路の駆動能力は必要以上に大きいものと
なり、第３図に示すような負荷容量３７を駆動する際の
過渡電流によっては、寄生するインダクタンス等に起因
して電源電圧や接地電圧等への悪影響があり、誤動作の
原因とも成り得る。
出力バッファ回路の駆動能力は必要以上に大きいものと
なり、第３図に示すような負荷容量３７を駆動する際の
過渡電流によっては、寄生するインダクタンス等に起因
して電源電圧や接地電圧等への悪影響があり、誤動作の
原因とも成り得る。
一方、出力バッファ回路のＭＯＳトランジスタのチャン
ネル長りを、メモリセル等のＭＯＳトランジスタに比べ
て長くすることによっても、チャンネル幅を短くせず且
つ駆動能力を必要以上に大きくせずに抑えることができ
る。
ネル長りを、メモリセル等のＭＯＳトランジスタに比べ
て長くすることによっても、チャンネル幅を短くせず且
つ駆動能力を必要以上に大きくせずに抑えることができ
る。
しかし、この場合には、第３図に示すような出力バッフ
ァ回路のＭＯＳトランジスタ３４．３５のゲート容量（
第２図におけるゲート電極Ｇの面積に依存する。）が大
きくなることになり、動作速度の遅延が生じたり、消費
電力やパターン面積の点で不利となり、また、ドライバ
ー３２、センスアンプ３２等の駆動能力を高める必要性
が生ずる等の弊害が生ずることになる。
ァ回路のＭＯＳトランジスタ３４．３５のゲート容量（
第２図におけるゲート電極Ｇの面積に依存する。）が大
きくなることになり、動作速度の遅延が生じたり、消費
電力やパターン面積の点で不利となり、また、ドライバ
ー３２、センスアンプ３２等の駆動能力を高める必要性
が生ずる等の弊害が生ずることになる。
そこで、本発明は上述の問題点に鑑み、チャンネル幅Ｗ
を短くした場合においても有効に静電破壊を防止する出
力バッファ回路の提供を目的とする。
を短くした場合においても有効に静電破壊を防止する出
力バッファ回路の提供を目的とする。
Ｅ１問題点を解決するための手段
本発明は、出力バッファ用ＭＯ３トランジスタと並列に
、入力端子とは接続されずに出力端子に接続されるＭＯ
Ｓトランジスタを配設した出カッ＼ソファ回路により上
述の問題点を解決する。
、入力端子とは接続されずに出力端子に接続されるＭＯ
Ｓトランジスタを配設した出カッ＼ソファ回路により上
述の問題点を解決する。
Ｆ０作用
本発明は、出力バッファ用ＭＯ３）ランジスクと並列に
、出力端子に接続されるＭＯＳトランジスタを存してい
る。この出力端子に接続されるＭＯＳトランジスタは、
出力側からは等価的にダイオードとして機能するもので
あって、出カバ・ノファ用ＭＯＳトランジスタのチャン
ネル幅Ｗを短く維持したままで、実質的にチャンネル幅
Ｗを長くしたものと同様の効果を挙げることができる。
、出力端子に接続されるＭＯＳトランジスタを存してい
る。この出力端子に接続されるＭＯＳトランジスタは、
出力側からは等価的にダイオードとして機能するもので
あって、出カバ・ノファ用ＭＯＳトランジスタのチャン
ネル幅Ｗを短く維持したままで、実質的にチャンネル幅
Ｗを長くしたものと同様の効果を挙げることができる。
すなわち、例えば、静電気等に起因して出力端子からの
電荷の流入があり、これが電圧となって出力端子に加わ
るが、出力バッファ用ＭＯＳトランジスタの不純物領域
のみならず保護ダイオードとして機能するＭＯＳトラン
ジスタの出力端子と接続する不純物領域のそれぞれＰＮ
接合にも同様に電圧が加わり、このように電圧が加わる
領域が増加するため、相対的に基板等による抵抗弁は小
さいものとなる。そして、その抵抗弁が小さくなった場
合には、第４図中、実線で示すような抵抗弁の寄与のな
い所定の電圧でブレークダウンが起こることになり、従
って、絶縁破壊を未然に防止することができる。また、
このとき電流の流れる領域が増加してなることから、実
質的な電流密度を下げることができ、さらに静電破壊を
有効に抑制することができる。
電荷の流入があり、これが電圧となって出力端子に加わ
るが、出力バッファ用ＭＯＳトランジスタの不純物領域
のみならず保護ダイオードとして機能するＭＯＳトラン
ジスタの出力端子と接続する不純物領域のそれぞれＰＮ
接合にも同様に電圧が加わり、このように電圧が加わる
領域が増加するため、相対的に基板等による抵抗弁は小
さいものとなる。そして、その抵抗弁が小さくなった場
合には、第４図中、実線で示すような抵抗弁の寄与のな
い所定の電圧でブレークダウンが起こることになり、従
って、絶縁破壊を未然に防止することができる。また、
このとき電流の流れる領域が増加してなることから、実
質的な電流密度を下げることができ、さらに静電破壊を
有効に抑制することができる。
Ｇ、実施例
本発明の好適な実施例を図面を参照しながら説明する。
本実施例は、情報信号を記憶するメモリ装置の出力バッ
ファ回路であって、ＣＭＯＳの回路構成となっている。
ファ回路であって、ＣＭＯＳの回路構成となっている。
先ず、第１図に示すように、本実施例の出カバ７フア回
路は、入力端子６にそれぞれゲートが接続されてなり出
力ハノファ用ＭＯＳトランジスタとして用いられるＰＭ
ＯＳＩ−ランジスタ３とＮＭｏ５トランジスタ４とを有
し、このＰＭＯＳトランジスタ３のソースは電源レベル
（Ｖｏｏ）とされ、一方ＮＭＯ３トランジスタ４のソー
スは接地レベルとされている。このＰＭＯ３トランジス
タ３と並列に保護ダイオードとして機能するためのダミ
ｍｍＰＭＯＳトランジスタ１が配設され、上記ＮＭＯ３
Ｉ−ランジスタ４と並列に保護ダイオードとして機能す
るためのダミー用ＮＭＯＳトランジスタ２が配設されて
いる。これらダミｍｍＰＭＯＳトランジスタｌ及びダミ
ー用ＮＭＯＳトランジスタ２のそれぞれドレイン側は出
力端子５に接続されており、同様に上記ＰＭＯＳトラン
ジスタ３及びＮＭＯＳトランジスタ４のそれぞれドレイ
ン側も出力端子５に接続されている。上記ダミー用ＰＭ
Ｏ３トランジスタｌ及びダミー用ＮＭＯＳトランジスタ
２のそれぞれゲートはそれぞれのソースに接続されてお
り、上記ダミｍｍＰＭＯ３Ｉ−ランジスタ１のゲートは
電源レベルとされ、また、上記ダミー用ＮＭＯ３トラン
ジスタ２のゲートは接地レベルとされている。
路は、入力端子６にそれぞれゲートが接続されてなり出
力ハノファ用ＭＯＳトランジスタとして用いられるＰＭ
ＯＳＩ−ランジスタ３とＮＭｏ５トランジスタ４とを有
し、このＰＭＯＳトランジスタ３のソースは電源レベル
（Ｖｏｏ）とされ、一方ＮＭＯ３トランジスタ４のソー
スは接地レベルとされている。このＰＭＯ３トランジス
タ３と並列に保護ダイオードとして機能するためのダミ
ｍｍＰＭＯＳトランジスタ１が配設され、上記ＮＭＯ３
Ｉ−ランジスタ４と並列に保護ダイオードとして機能す
るためのダミー用ＮＭＯＳトランジスタ２が配設されて
いる。これらダミｍｍＰＭＯＳトランジスタｌ及びダミ
ー用ＮＭＯＳトランジスタ２のそれぞれドレイン側は出
力端子５に接続されており、同様に上記ＰＭＯＳトラン
ジスタ３及びＮＭＯＳトランジスタ４のそれぞれドレイ
ン側も出力端子５に接続されている。上記ダミー用ＰＭ
Ｏ３トランジスタｌ及びダミー用ＮＭＯＳトランジスタ
２のそれぞれゲートはそれぞれのソースに接続されてお
り、上記ダミｍｍＰＭＯ３Ｉ−ランジスタ１のゲートは
電源レベルとされ、また、上記ダミー用ＮＭＯ３トラン
ジスタ２のゲートは接地レベルとされている。
このような構成を有する出力バッファ回路の入力端子６
には、例えば、メモリ装置のメモリセルのキャパシタか
らの微弱な情報信号を感知して、所定の読み出しレベル
を出力するセンスアンプ８が、上記読み出しレベルを増
幅するドライバー７を介して接続されている。そして、
上記ドライバー７からの信号が本山カバソファ回路に入
力され、使用状態では上記ＰＭＯＳトランジスタ３とＮ
Ｍｏ５トランジスタ４のＣＭ ＯＳ出力段により所定の
出力がなされることになる。
には、例えば、メモリ装置のメモリセルのキャパシタか
らの微弱な情報信号を感知して、所定の読み出しレベル
を出力するセンスアンプ８が、上記読み出しレベルを増
幅するドライバー７を介して接続されている。そして、
上記ドライバー７からの信号が本山カバソファ回路に入
力され、使用状態では上記ＰＭＯＳトランジスタ３とＮ
Ｍｏ５トランジスタ４のＣＭ ＯＳ出力段により所定の
出力がなされることになる。
以上の構成を有する本実施例の出力バッファ回路は、人
力信号に応じた負荷の駆動に用いられる上記ＰＭＯ３ト
ランジスタ３とＮＭＯＳトランジスタ４に加えて保護ダ
イオードとして用いられるダミー用ＰＭＯ５トランジス
タ１及びダミー用ＮＭＯＳトランジスタ２を出力端子５
に接続している。このためＰＭＯＳトランジスタ３とＮ
ＭＯＳにおいても、良好なブレークダウン特性を得るこ
とができ、これにより静電保護機能を向上させている。
力信号に応じた負荷の駆動に用いられる上記ＰＭＯ３ト
ランジスタ３とＮＭＯＳトランジスタ４に加えて保護ダ
イオードとして用いられるダミー用ＰＭＯ５トランジス
タ１及びダミー用ＮＭＯＳトランジスタ２を出力端子５
に接続している。このためＰＭＯＳトランジスタ３とＮ
ＭＯＳにおいても、良好なブレークダウン特性を得るこ
とができ、これにより静電保護機能を向上させている。
例えば、静電気等が出力端子５から流入した場合にあっ
ても、ＰＭＯＳトランジスタ３若しくはＮＭＯ３トラン
ジスタ４の出力端子５と接続する不純物領域のみならず
、上記ダミｍｍＰＭＯＳトランジスタ１若しくはダミー
用ＮＭＣ）Ｓトランジスタ２の出力端子５と接続する不
純物領域のそれぞれＰＮ接合にも同様に電圧が加わる。
ても、ＰＭＯＳトランジスタ３若しくはＮＭＯ３トラン
ジスタ４の出力端子５と接続する不純物領域のみならず
、上記ダミｍｍＰＭＯＳトランジスタ１若しくはダミー
用ＮＭＣ）Ｓトランジスタ２の出力端子５と接続する不
純物領域のそれぞれＰＮ接合にも同様に電圧が加わる。
これは出力側からダイオードとして機能する領域が拡大
したことを意味し、したがって、上述のように基板やウ
ェル領域等の抵抗弁が相対的に低減されるから、何ら出
力バノファ用ＭＯＳトランジスタのチャンネル幅Ｗを長
くすることなく良好なブレークダウン特性を得ることが
できる。なお、ここで本実施例の出力バッファ回路は、
ＣＭＯ３構成を有するため、プラスとマイナスの電荷の
それぞれで逆方向に所定電圧以上にバイアスされたＰＮ
接合ンが生じ得る。
したことを意味し、したがって、上述のように基板やウ
ェル領域等の抵抗弁が相対的に低減されるから、何ら出
力バノファ用ＭＯＳトランジスタのチャンネル幅Ｗを長
くすることなく良好なブレークダウン特性を得ることが
できる。なお、ここで本実施例の出力バッファ回路は、
ＣＭＯ３構成を有するため、プラスとマイナスの電荷の
それぞれで逆方向に所定電圧以上にバイアスされたＰＮ
接合ンが生じ得る。
そして、以上の構成を有する本実施例の出力バッファ回
路は、上記ダミー用ＰＭＯＳＩ−ランジスタｌ及びダミ
ー用ＮＭＯ３トランジスタ２は、ゲートにはそれぞれ一
定の電位が供給されて、当該出力バッファ回路を使用す
る場合には用いられない。このことは、回路を設計する
上で特に静電強度を考慮せずに回路を設計し、任意のチ
ャンネル幅、チャンネル長等を設定した後、最後に上記
ダミー用ＰＭＯＳトランジスタ１及びダミー用ＮＭ○Ｓ
トランジスタ２を付加すれば良いことを示している。し
たがって、本実施例の出力バッファ回路を用いることに
より、静電強度の向上のみならず回路設計上も利点を有
している。
路は、上記ダミー用ＰＭＯＳＩ−ランジスタｌ及びダミ
ー用ＮＭＯ３トランジスタ２は、ゲートにはそれぞれ一
定の電位が供給されて、当該出力バッファ回路を使用す
る場合には用いられない。このことは、回路を設計する
上で特に静電強度を考慮せずに回路を設計し、任意のチ
ャンネル幅、チャンネル長等を設定した後、最後に上記
ダミー用ＰＭＯＳトランジスタ１及びダミー用ＮＭ○Ｓ
トランジスタ２を付加すれば良いことを示している。し
たがって、本実施例の出力バッファ回路を用いることに
より、静電強度の向上のみならず回路設計上も利点を有
している。
なお、上述の実施例においては、０ＭＯ３の出力バッフ
ァ回路について説明したが、これに限定されず他の出力
バノファ回路に用いても良いことは勿論である。
ァ回路について説明したが、これに限定されず他の出力
バノファ回路に用いても良いことは勿論である。
Ｈ１発明の効果
本発明の出力バッファ回路を適用することにより、特に
チャンネル幅ＷやチャンネルＬを犠牲にすることなく、
良好なブレークダウン特性を得ることができ、従って、
静電強度の向上を図ることができる。また、出力端子に
配設されるＭＯＳトランジスタは、通常の駆動動作では
用いられず、このため回路設計上、任意の設定を行った
後に、上記ＭＯＳトランジスタを付加することで、静電
強度の向上を図ることができる。また、チャンネル幅Ｗ
やチャンネルＬ等を犠牲にすることがないため、ノイズ
特性、動作速度、消費電力、パターン面積等を良好なも
のとすることができる。
チャンネル幅ＷやチャンネルＬを犠牲にすることなく、
良好なブレークダウン特性を得ることができ、従って、
静電強度の向上を図ることができる。また、出力端子に
配設されるＭＯＳトランジスタは、通常の駆動動作では
用いられず、このため回路設計上、任意の設定を行った
後に、上記ＭＯＳトランジスタを付加することで、静電
強度の向上を図ることができる。また、チャンネル幅Ｗ
やチャンネルＬ等を犠牲にすることがないため、ノイズ
特性、動作速度、消費電力、パターン面積等を良好なも
のとすることができる。
第１図は本発明の出力バッファ回路の一例を示す回路図
、第２図は一般的なＭｏＳトランジスタを一部破断して
示す拡大斜視図、第３図は従来の出力バッファ回路の一
例を示す回路図、第４図はブレークダウン特性を示す特
性図である。 １・・・ダミｍｍＰＭｏｓトランジスタ２・・・ダミー
用ＮＭＯ３トランジスタ３・・・ＰＭＯＳトランジスタ ４・・・ＮＭＯ３Ｉ−ランジスタ ５・・・出力端子 ６・・・入力端子 特 許 出 願 人 ソニー株式会社代理人 弁
理士 小池 見回 田村榮− 丘しりバー／７７回路の一伊Ｊ 第１図
、第２図は一般的なＭｏＳトランジスタを一部破断して
示す拡大斜視図、第３図は従来の出力バッファ回路の一
例を示す回路図、第４図はブレークダウン特性を示す特
性図である。 １・・・ダミｍｍＰＭｏｓトランジスタ２・・・ダミー
用ＮＭＯ３トランジスタ３・・・ＰＭＯＳトランジスタ ４・・・ＮＭＯ３Ｉ−ランジスタ ５・・・出力端子 ６・・・入力端子 特 許 出 願 人 ソニー株式会社代理人 弁
理士 小池 見回 田村榮− 丘しりバー／７７回路の一伊Ｊ 第１図
Claims (1)
- 出力バッファ用ＭＯＳトランジスタと並列に、入力端子
とは接続されずに出力端子に接続されるＭＯＳトランジ
スタを配設した出力バッファ回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61128586A JP2573574B2 (ja) | 1986-06-03 | 1986-06-03 | 出力バッファ回路 |
| KR870002828A KR880001131A (ko) | 1986-06-03 | 1987-03-27 | 출력버퍼회로 |
| EP87304785A EP0248608A1 (en) | 1986-06-03 | 1987-05-29 | Output buffer circuits |
| US07/056,103 US4775809A (en) | 1986-06-03 | 1987-06-01 | Output buffer circuit avoiding electrostatic breakdown |
| KR2019950008154U KR960000050Y1 (ko) | 1986-06-03 | 1995-04-21 | 출력버퍼회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61128586A JP2573574B2 (ja) | 1986-06-03 | 1986-06-03 | 出力バッファ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62285516A true JPS62285516A (ja) | 1987-12-11 |
| JP2573574B2 JP2573574B2 (ja) | 1997-01-22 |
Family
ID=14988415
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61128586A Expired - Lifetime JP2573574B2 (ja) | 1986-06-03 | 1986-06-03 | 出力バッファ回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4775809A (ja) |
| EP (1) | EP0248608A1 (ja) |
| JP (1) | JP2573574B2 (ja) |
| KR (1) | KR880001131A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
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