JPH0393233A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0393233A JPH0393233A JP23078789A JP23078789A JPH0393233A JP H0393233 A JPH0393233 A JP H0393233A JP 23078789 A JP23078789 A JP 23078789A JP 23078789 A JP23078789 A JP 23078789A JP H0393233 A JPH0393233 A JP H0393233A
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Landscapes
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の製造方法に関し、ＯＳ型容量素子
の製造方法に関する． 〔従来の技術〕 特にＭ 従来技術によるＭＯＳ型容量素子の製造方法を、第３図
（ａ）〜（ｄ）を参照して説明する。
の製造方法に関する． 〔従来の技術〕 特にＭ 従来技術によるＭＯＳ型容量素子の製造方法を、第３図
（ａ）〜（ｄ）を参照して説明する。
はじめに第３図（ａ）に示すように、シリコン基板１の
表面にＬＯＣＯＳ法番こより、フィールド酸ｆヒｆｌｌ
２を形威したのち、熱酸化により犠牲酸化シリコン膜３
を形成する。
表面にＬＯＣＯＳ法番こより、フィールド酸ｆヒｆｌｌ
２を形威したのち、熱酸化により犠牲酸化シリコン膜３
を形成する。
Ｍ Ｏ Ｓ − Ｆ Ｅ Ｔを形成するときは、ここで
Ｖ丁制御のための・イオン注入などの処理が施される。
Ｖ丁制御のための・イオン注入などの処理が施される。
つぎに第３図（ｂ）に示すように、ウェットエッチング
により犠牲酸化膜３を除去する。
により犠牲酸化膜３を除去する。
つぎに第３図（Ｃ）に示すように、熱酸化によりゲート
酸に膜４を形成する。
酸に膜４を形成する。
つぎに第３図（ｄ）に示すように、ポリシリコン膜から
なるゲート電極５を形成する．〔発明が解決しようとす
る課題〕 従来技術によるＭＯＳ型容量素子の製造方法は、誘電体
膜の耐圧特性、あるいはＴＤＤＢ（Ｔｉｍｅ ＤＣｐｅ
ｎｄｅｎｔ Ｄｉｅｌｅｃｔｒｉｃ Ｉｌｒｅａｋｄｏ
ｗｎ ）特性に関して、基板の欠陥や汚染などの影響を
受け易い．特にゲート酸化膜の形成前にドライエッチ〉
・グプロセス（酸化膜ドライエッチング〉、イオン注入
プロセスを多用すると、シリコン基板にダメージを与え
ることにより格子欠陥が発生し、そこに重金属がトラッ
プされ、のちに形成したゲート酸化膜の初期特性および
信頼性を著しく劣化させる。
なるゲート電極５を形成する．〔発明が解決しようとす
る課題〕 従来技術によるＭＯＳ型容量素子の製造方法は、誘電体
膜の耐圧特性、あるいはＴＤＤＢ（Ｔｉｍｅ ＤＣｐｅ
ｎｄｅｎｔ Ｄｉｅｌｅｃｔｒｉｃ Ｉｌｒｅａｋｄｏ
ｗｎ ）特性に関して、基板の欠陥や汚染などの影響を
受け易い．特にゲート酸化膜の形成前にドライエッチ〉
・グプロセス（酸化膜ドライエッチング〉、イオン注入
プロセスを多用すると、シリコン基板にダメージを与え
ることにより格子欠陥が発生し、そこに重金属がトラッ
プされ、のちに形成したゲート酸化膜の初期特性および
信頼性を著しく劣化させる。
半導体集積回路の高速化、高集積化に伴ない、製造プロ
セスが複雑化してきているため、シリコン基板にダメー
ジを与え易いプロセスを使わざるを禮なくなって来てお
り、さらに酸１ヒ膜も薄くなっている。
セスが複雑化してきているため、シリコン基板にダメー
ジを与え易いプロセスを使わざるを禮なくなって来てお
り、さらに酸１ヒ膜も薄くなっている。
このような状況のもとで、従来技術による薄膜形戊法は
、素子パターンの微細化、高集積化に際し、歩留り低下
および信頼性低下という問題をかかえている。
、素子パターンの微細化、高集積化に際し、歩留り低下
および信頼性低下という問題をかかえている。
本発明の目的は重金属汚染を完全に除いて、ＭＯＳ型容
量素子の耐圧特性やＴＤＤＢ特性を改善するものである
。
量素子の耐圧特性やＴＤＤＢ特性を改善するものである
。
〔実施例〕
本発明の第１の実施例について、第１図（ａ）へ・（ｄ
）を参照して説明する。
）を参照して説明する。
はじめに第１図（ａ）に示すように、シリコン基板１の
表面にＬＯＣＯＳ法により、フィールド酸化膜２を形成
したのち、熱酸化により犠牲酸化シリコン膜３を形成す
る． ＭＯＳ−ＦＥＴを形成するときは、ここでＶＴ制御のた
めにほう素（”Ｂ”）−｛オン注入などの処理が施され
る。 つぎに第１図（ｂ）に示すように、ウェットエッ
チングにより犠牲酸化膜３を除去し、全面にひ素イオン
（７′ＡＳ＋）をエネルギー１０ｋｅＶ、注入量《ドー
ス）５ｘｌＯ”ｃｒｎ−２注入する． このときひ素イオンの飛程は１００人である。
表面にＬＯＣＯＳ法により、フィールド酸化膜２を形成
したのち、熱酸化により犠牲酸化シリコン膜３を形成す
る． ＭＯＳ−ＦＥＴを形成するときは、ここでＶＴ制御のた
めにほう素（”Ｂ”）−｛オン注入などの処理が施され
る。 つぎに第１図（ｂ）に示すように、ウェットエッ
チングにより犠牲酸化膜３を除去し、全面にひ素イオン
（７′ＡＳ＋）をエネルギー１０ｋｅＶ、注入量《ドー
ス）５ｘｌＯ”ｃｒｎ−２注入する． このときひ素イオンの飛程は１００人である。
つぎに窒素（Ｎ２）雰囲気、８００℃で６０分熱処理を
行ない、ひ素イオンの飛程近くの深さのところに重金属
をゲッタリングする。
行ない、ひ素イオンの飛程近くの深さのところに重金属
をゲッタリングする。
つぎに第１図（ｃ）に示すように、等方性のドライエッ
チングによってシリコン基板を５００人の深さまでエッ
チングして、ジυコンと共にひ素イオンおよび重金属汚
染を除去する。
チングによってシリコン基板を５００人の深さまでエッ
チングして、ジυコンと共にひ素イオンおよび重金属汚
染を除去する。
サラニ硫酸（Ｈ２ ＳＯ４ ） 処理）−塩酸（ ＨＣ
１）ト過酸化水素（Ｈ２０２）処理を連続して行ない
、シリコンエッチングで除去しきれなかった重金属を完
全にエッチング除去する。
１）ト過酸化水素（Ｈ２０２）処理を連続して行ない
、シリコンエッチングで除去しきれなかった重金属を完
全にエッチング除去する。
つぎに第１図（ｄ）に示すように、熟酸化によりゲート
酸化膜４を形成してから、ポリシリコン膜からなるゲー
ト電極５を形成する． つぎに本発明の第２の実施例として、ＤＲＡＭのトレン
チを用いた容量部の形成について、第２図＜ａ）〜（ｆ
）を参照して説明する．はじめに第２図（ａ）に示すよ
うに、シリコン基板１の表面にＬＯＣＯＳ法により、フ
ィールド酸化膜２を形成する。
酸化膜４を形成してから、ポリシリコン膜からなるゲー
ト電極５を形成する． つぎに本発明の第２の実施例として、ＤＲＡＭのトレン
チを用いた容量部の形成について、第２図＜ａ）〜（ｆ
）を参照して説明する．はじめに第２図（ａ）に示すよ
うに、シリコン基板１の表面にＬＯＣＯＳ法により、フ
ィールド酸化膜２を形成する。
つぎに第２図（ｂ）に示すように、フォトレジストをマ
スクとしたドライエッチングにより、シリコン基板１に
トレンチ４を形成する．トレ〉・チのＨｉ−Ｃ化（ソフ
トエラ一対策のため、静電容量を大きくすること）を行
なう場合、１・レンチの底面および側面をＮ＋型にする
ため、ひ素・イオン（ ７５Ａ Ｓ＋ ）をエネルギー
１ ００ｋｅ＼ｒ、注入ｉ（ドース） １ ’；＜ １
０ ”ｃ ｍ−２斜め（注入角度３０゛〉回転イオン
注入する． つぎに第２図（ｃ）に示すように、熱処理してＮ＋型拡
散層３を形成する． 従来技術ではここで容量膜を形或するが、本実施例では
以下に述べるようなゲッタリング工程を追加する。
スクとしたドライエッチングにより、シリコン基板１に
トレンチ４を形成する．トレ〉・チのＨｉ−Ｃ化（ソフ
トエラ一対策のため、静電容量を大きくすること）を行
なう場合、１・レンチの底面および側面をＮ＋型にする
ため、ひ素・イオン（ ７５Ａ Ｓ＋ ）をエネルギー
１ ００ｋｅ＼ｒ、注入ｉ（ドース） １ ’；＜ １
０ ”ｃ ｍ−２斜め（注入角度３０゛〉回転イオン
注入する． つぎに第２図（ｃ）に示すように、熱処理してＮ＋型拡
散層３を形成する． 従来技術ではここで容量膜を形或するが、本実施例では
以下に述べるようなゲッタリング工程を追加する。
つぎに第２図（ｄ）に示すように、ひ素イオ〉・（ ７
！ｉＡｓ＋ ）をエネルギー１０ｋｅＶ、注入量（ドー
ス） ５ ７． １ ０ ”ｃ ｍ−２斜め（注入角度
３０”）回転イオン注入する． つぎに窒素（Ｎ２）雰囲気、ＳＯＯ℃で６０分熱処理を
行ない、ひ素イオンの飛程近く《この場合５０〜１００
人〉の深さのところに重金属をゲッタリングする． つぎに第２図（ｅ）に示すように、等方性ドライエッチ
ングによりシリコン基板を約５００人エッチングしてか
ら、Ｈ２ＳＯ４処理とＨＣｔ７＋Ｈ２０２処理とを連続
して行ない、重金属汚染を完全に除去する． つぎに第２図（ｆ）に示すように、熱酸化により容量酸
化シリコン膜５を形成してから、埋め込みポリシリコン
からなる容量電極６を形成して、ＤＲＡＭセル用トレン
チ容量部が完成する。
！ｉＡｓ＋ ）をエネルギー１０ｋｅＶ、注入量（ドー
ス） ５ ７． １ ０ ”ｃ ｍ−２斜め（注入角度
３０”）回転イオン注入する． つぎに窒素（Ｎ２）雰囲気、ＳＯＯ℃で６０分熱処理を
行ない、ひ素イオンの飛程近く《この場合５０〜１００
人〉の深さのところに重金属をゲッタリングする． つぎに第２図（ｅ）に示すように、等方性ドライエッチ
ングによりシリコン基板を約５００人エッチングしてか
ら、Ｈ２ＳＯ４処理とＨＣｔ７＋Ｈ２０２処理とを連続
して行ない、重金属汚染を完全に除去する． つぎに第２図（ｆ）に示すように、熱酸化により容量酸
化シリコン膜５を形成してから、埋め込みポリシリコン
からなる容量電極６を形成して、ＤＲＡＭセル用トレン
チ容量部が完成する。
（発明の効果〕
本発明において、ＭＯＳ容量薄膜形或前に素子領域のシ
リコン基板を露出し、ひ素イオンを注入する。
リコン基板を露出し、ひ素イオンを注入する。
熱処理によってシリコン基板中の重金属汚染をひ素イオ
ンの飛程付近にゲッタリングし、シリコ〉′エノチング
および酸処理で、この重金属を完全に除去することがで
きた． こうして形成された熱酸化膜による容量素子は耐圧分布
やＴＤＤＢ特性が非常に良好なものが得られる。
ンの飛程付近にゲッタリングし、シリコ〉′エノチング
および酸処理で、この重金属を完全に除去することがで
きた． こうして形成された熱酸化膜による容量素子は耐圧分布
やＴＤＤＢ特性が非常に良好なものが得られる。
素子パター〉・の微４８Ｉ（ヒに伴ない、製造プロセス
が複雑化し、シリコン基板のダメージおよび重金属の汚
染が増加している。
が複雑化し、シリコン基板のダメージおよび重金属の汚
染が増加している。
なおかつソフトエラ一対策のための静電容量の増大や、
高速ｆヒのための薄い酸化膜が要請されている。
高速ｆヒのための薄い酸化膜が要請されている。
本発明により初期特性が優れ、歩留りが良好で、信頼度
の高いＭＯＳ容量薄膜を形或以前のプロセスの影響を受
けないで、安定して形戊することができた。
の高いＭＯＳ容量薄膜を形或以前のプロセスの影響を受
けないで、安定して形戊することができた。
第１図（ａ）〜（ｄ）は本発明の第１の実施例による、
ＭＯＳ型容量薄膜形成法を示す断面図、第２図（ａ）〜
（ｆ）は本発明の第２の実施例による、ＤＲＡＭセルの
トレンチを用いた容量部の形成法を示す断面図、第３図
（ａ）〜（ｄ）は従来技術による、ＭＯＳ型容量薄膜形
成法を示す断面図である。 １・・・シリコン基板、２・・・フィールド酸化膜、３
・・・Ｎ＋型拡散層、４・・・トレンチ、５・・・容量
酸ｆヒシリコン膜、６・・・容量電極。
ＭＯＳ型容量薄膜形成法を示す断面図、第２図（ａ）〜
（ｆ）は本発明の第２の実施例による、ＤＲＡＭセルの
トレンチを用いた容量部の形成法を示す断面図、第３図
（ａ）〜（ｄ）は従来技術による、ＭＯＳ型容量薄膜形
成法を示す断面図である。 １・・・シリコン基板、２・・・フィールド酸化膜、３
・・・Ｎ＋型拡散層、４・・・トレンチ、５・・・容量
酸ｆヒシリコン膜、６・・・容量電極。
Claims (1)
- ＭＯＳ型容量素子の製造工程において、シリコン基板表
面の素子領域のシリコン基板を露出する工程と、高濃度
のひ素イオン注入を行なう工程と、熱処理を行なってか
らひ素イオンの飛程以上の深さまで半導体基板を全面エ
ッチングする工程と、酸による前処理工程と、熱酸化法
によるゲート酸化膜形成工程を有する半導体装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23078789A JPH0393233A (ja) | 1989-09-05 | 1989-09-05 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23078789A JPH0393233A (ja) | 1989-09-05 | 1989-09-05 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0393233A true JPH0393233A (ja) | 1991-04-18 |
Family
ID=16913264
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23078789A Pending JPH0393233A (ja) | 1989-09-05 | 1989-09-05 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0393233A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6251712B1 (en) | 1995-03-27 | 2001-06-26 | Semiconductor Energy Laboratory Co., Ltd. | Method of using phosphorous to getter crystallization catalyst in a p-type device |
| US6279982B1 (en) | 1998-05-13 | 2001-08-28 | Toyota Jidosha Kabushiki Kaisha | Vehicle seat storing device |
| KR20040023876A (ko) * | 2002-09-12 | 2004-03-20 | 기아자동차주식회사 | 리어시트 폴딩구조 |
| WO2014168233A1 (ja) | 2013-04-12 | 2014-10-16 | 本田技研工業株式会社 | 車両用シート装置 |
-
1989
- 1989-09-05 JP JP23078789A patent/JPH0393233A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6251712B1 (en) | 1995-03-27 | 2001-06-26 | Semiconductor Energy Laboratory Co., Ltd. | Method of using phosphorous to getter crystallization catalyst in a p-type device |
| US6518102B1 (en) * | 1995-03-27 | 2003-02-11 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing transistor semiconductor devices with step of annealing to getter metal with phosphorous |
| US6855580B2 (en) * | 1995-03-27 | 2005-02-15 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
| US6279982B1 (en) | 1998-05-13 | 2001-08-28 | Toyota Jidosha Kabushiki Kaisha | Vehicle seat storing device |
| KR20040023876A (ko) * | 2002-09-12 | 2004-03-20 | 기아자동차주식회사 | 리어시트 폴딩구조 |
| WO2014168233A1 (ja) | 2013-04-12 | 2014-10-16 | 本田技研工業株式会社 | 車両用シート装置 |
| US9643519B2 (en) | 2013-04-12 | 2017-05-09 | Honda Motor Co., Ltd. | Vehicular seat device |
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