JPS62269261A - マルチプロセツサ接続方式 - Google Patents
マルチプロセツサ接続方式Info
- Publication number
- JPS62269261A JPS62269261A JP11286586A JP11286586A JPS62269261A JP S62269261 A JPS62269261 A JP S62269261A JP 11286586 A JP11286586 A JP 11286586A JP 11286586 A JP11286586 A JP 11286586A JP S62269261 A JPS62269261 A JP S62269261A
- Authority
- JP
- Japan
- Prior art keywords
- processor
- terminal
- common bus
- card
- bus
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000003745 diagnosis Methods 0.000 claims description 2
- 238000000034 method Methods 0.000 claims description 2
- 239000003990 capacitor Substances 0.000 abstract description 4
- 230000037431 insertion Effects 0.000 abstract 1
- 238000003780 insertion Methods 0.000 abstract 1
- 125000001246 bromo group Chemical group Br* 0.000 description 4
- 238000010586 diagram Methods 0.000 description 2
Landscapes
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はマルチプロセッサ接続方式に関する。
〔従来の技術］
従来、共通バスに複数のプロセッサを接続したマルチプ
ロセッサシステムにおいて、各プロセッサがカード単位
で構成されている時、プロセ・・ｌすの増設や保守の際
には、共通バスへのノイズの悪影響を考慮して一度電源
を切らなくてはならなかった。
ロセッサシステムにおいて、各プロセッサがカード単位
で構成されている時、プロセ・・ｌすの増設や保守の際
には、共通バスへのノイズの悪影響を考慮して一度電源
を切らなくてはならなかった。
上述した従来のマルチプロセッサシステムでは、フ゛ロ
セッサの増設などの際、−変電源を切らなければならな
いので、システムのＮ ’ｈｌ性が失われてしまう。ま
た、増設したプロセッサカートが障害であると、それが
マルチプロセ・ｌサシステム全体に影響を及ぼす恐れが
あるという欠点がある。
セッサの増設などの際、−変電源を切らなければならな
いので、システムのＮ ’ｈｌ性が失われてしまう。ま
た、増設したプロセッサカートが障害であると、それが
マルチプロセ・ｌサシステム全体に影響を及ぼす恐れが
あるという欠点がある。
本発明のマルチプロセッサ接続方式は、共通バスニ複数
のプロセッサを接続するマルチプロセ・ｌサシステムに
おいて、プロセッサカード未挿入時に該プロセッサカー
ド端子と前記共通バスとの間を論理的に切り放す切放し
回路と、前記プロセッサカード挿入時に前記プロセッサ
の内部診断を実行し正常終了したとき前記プロセッサカ
ード端子と前記共通バスを接続するように前記切放し回
路を制御する制御手段とを備えている。
のプロセッサを接続するマルチプロセ・ｌサシステムに
おいて、プロセッサカード未挿入時に該プロセッサカー
ド端子と前記共通バスとの間を論理的に切り放す切放し
回路と、前記プロセッサカード挿入時に前記プロセッサ
の内部診断を実行し正常終了したとき前記プロセッサカ
ード端子と前記共通バスを接続するように前記切放し回
路を制御する制御手段とを備えている。
し実施例〕
次に本発明について図面を参照して説明する。
第１図は本発明の一実施例を示すブロック図である。
同図において、共通バス１００は信号線の一部のみを示
している。バス切放し回路１はバックワイヤリングボー
ド上に実装され、バックワイヤリングボード上の共通バ
ス１００とプロセッサカード端子とを接続しており、バ
スレシーバ１１．バスドライバ１２．オアゲート１３．
抵抗１４．コンデンサ１５を備えている。
している。バス切放し回路１はバックワイヤリングボー
ド上に実装され、バックワイヤリングボード上の共通バ
ス１００とプロセッサカード端子とを接続しており、バ
スレシーバ１１．バスドライバ１２．オアゲート１３．
抵抗１４．コンデンサ１５を備えている。
パスレシーバ１１の制御端子は切放し制御用の端子１ｃ
に接続されている。またバスドライバ１２の制御端子は
オアゲート１３の出力に接続され、オアゲート１３の入
力は端子１２ｂ、ｌｃに接続されている。端子１．１ａ
、１２ａ、１２ｂ、ｌｃ。
に接続されている。またバスドライバ１２の制御端子は
オアゲート１３の出力に接続され、オアゲート１３の入
力は端子１２ｂ、ｌｃに接続されている。端子１．１ａ
、１２ａ、１２ｂ、ｌｃ。
ｌｄ、ｉｅはプロセッサカード２を接続するためのガー
ドコネクタ端子である。
ドコネクタ端子である。
プロセッサカード２はブロモ・ソサ２１．切放し制御用
フリ・ツブフロップ（以下ＦＦ）２２．インサービスス
イ・ソチ（以下ｓｗ）２Ｂ、Ｒ○〜１２４企備えＲＯＭ
２４は診断プログラム、オンラインプログラムを収容
している。
フリ・ツブフロップ（以下ＦＦ）２２．インサービスス
イ・ソチ（以下ｓｗ）２Ｂ、Ｒ○〜１２４企備えＲＯＭ
２４は診断プログラム、オンラインプログラムを収容
している。
プロセッサカード２がカードコネクタに挿入されていな
い状懲では、端子ＩＣは抵抗１４によりプルアップされ
て′１″となってバスレジーバ１１ 、、／バスドライ
バ１２の制御端子は１″となり、その出力は共にハイイ
ンピーダンスとなって共通バス１００には影響を与えな
い。ブロモ・ソサ２１を増設するときは、５Ｗ２３をオ
ンにしてブロモ・ソサカード２を挿入する。ｐ ｐ ２
２は強制リセ・・７１〜端子Ｒが○″のためリセ・ソト
され、反転出力Ｑが１”となる。ここでプロセッサカー
ド２の挿入時のノイズはコンデンサ１５により消去され
るのでバスゲーＩ・信号は変わらず、共通バス１００へ
は影響がない。ブロモ・・Ｉす２１は、この時端子２１
Ｃがｏ″のため停止している。次に５Ｗ２３をオフにす
ると、プロセッサ２１の端子２１ｃが”１”となって動
作を開始する。ＲＯＭ２４に格納されている診断プログ
ラムがプロセッサカード２を診断し、正常であれはＦＦ
２２のセラ１〜端子Ｓに信号を与えてこれをセットする
。
い状懲では、端子ＩＣは抵抗１４によりプルアップされ
て′１″となってバスレジーバ１１ 、、／バスドライ
バ１２の制御端子は１″となり、その出力は共にハイイ
ンピーダンスとなって共通バス１００には影響を与えな
い。ブロモ・ソサ２１を増設するときは、５Ｗ２３をオ
ンにしてブロモ・ソサカード２を挿入する。ｐ ｐ ２
２は強制リセ・・７１〜端子Ｒが○″のためリセ・ソト
され、反転出力Ｑが１”となる。ここでプロセッサカー
ド２の挿入時のノイズはコンデンサ１５により消去され
るのでバスゲーＩ・信号は変わらず、共通バス１００へ
は影響がない。ブロモ・・Ｉす２１は、この時端子２１
Ｃがｏ″のため停止している。次に５Ｗ２３をオフにす
ると、プロセッサ２１の端子２１ｃが”１”となって動
作を開始する。ＲＯＭ２４に格納されている診断プログ
ラムがプロセッサカード２を診断し、正常であれはＦＦ
２２のセラ１〜端子Ｓに信号を与えてこれをセットする
。
ＦＦ２２の反転出力可は”ｏ”となり、パスレシーバ１
１が動作する。また、バスドライバ１２はオアゲー１〜
】３を介したプロセッサ２１からの信号により動作可能
となる。
１が動作する。また、バスドライバ１２はオアゲー１〜
】３を介したプロセッサ２１からの信号により動作可能
となる。
プロセッサカード２３カードコネクタから抜くときは、
３ｗ２３をオンにしてＦＦ２２．切放し回路］により共
通バス１００を切り放した後に抜去ずろ。
３ｗ２３をオンにしてＦＦ２２．切放し回路］により共
通バス１００を切り放した後に抜去ずろ。
１、発明の効果゛１
以上述べたように本発明は、切放し回路と制御手段を設
けることにより、オンラインのままマルチフ゛ロセッサ
システムのプロセッサの増設や取外しを行ってムシステ
ムの運用に影響を及ぼさないという効果がりる。
けることにより、オンラインのままマルチフ゛ロセッサ
システムのプロセッサの増設や取外しを行ってムシステ
ムの運用に影響を及ぼさないという効果がりる。
第１図は本発明の一実施例を示すブロック図である。
１・・バス切放し回路、２・・・プロセッサカード、］
１・・・ハスレシーバ、１２・・・バスドライバ、１３
・・・オアゲー１へ、１４・・・抵抗、１５・・・コン
デンサ、２１・・プロセッサ、２２・・・切放し制御用
フリ・・Ｉプフロ・・ｌプ（ＦＦ）、２３・・・インサ
ービススイ・ソチ（ＳＷ） 、２１−ＲＯＭ、１００−
、、共通バス。
１・・・ハスレシーバ、１２・・・バスドライバ、１３
・・・オアゲー１へ、１４・・・抵抗、１５・・・コン
デンサ、２１・・プロセッサ、２２・・・切放し制御用
フリ・・Ｉプフロ・・ｌプ（ＦＦ）、２３・・・インサ
ービススイ・ソチ（ＳＷ） 、２１−ＲＯＭ、１００−
、、共通バス。
Claims (1)
- 共通バスに複数のプロセッサを接続するマルチプロセッ
サシステムにおいて、プロセッサカード未挿入時に該プ
ロセッサカード端子と前記共通バスとの間を論理的に切
り放す切放し回路と、前記プロセッサカード挿入時に前
記プロセッサの内部診断を実行し正常終了したとき前記
プロセッサカード端子と前記共通バスを接続するように
前記切放し回路を制御する制御手段とを備えることを特
徴とするマルチプロセッサ接続方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11286586A JPS62269261A (ja) | 1986-05-16 | 1986-05-16 | マルチプロセツサ接続方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11286586A JPS62269261A (ja) | 1986-05-16 | 1986-05-16 | マルチプロセツサ接続方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62269261A true JPS62269261A (ja) | 1987-11-21 |
Family
ID=14597463
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11286586A Pending JPS62269261A (ja) | 1986-05-16 | 1986-05-16 | マルチプロセツサ接続方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62269261A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60134924A (ja) * | 1983-12-24 | 1985-07-18 | Fujitsu Ltd | オプシヨンユニツト接続方式 |
| JPS6177940A (ja) * | 1984-09-25 | 1986-04-21 | Hitachi Ltd | 処理装置立上げ制御方法 |
-
1986
- 1986-05-16 JP JP11286586A patent/JPS62269261A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60134924A (ja) * | 1983-12-24 | 1985-07-18 | Fujitsu Ltd | オプシヨンユニツト接続方式 |
| JPS6177940A (ja) * | 1984-09-25 | 1986-04-21 | Hitachi Ltd | 処理装置立上げ制御方法 |
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