JPS62262509A - デイジタルフイルタ回路 - Google Patents
デイジタルフイルタ回路Info
- Publication number
- JPS62262509A JPS62262509A JP10626386A JP10626386A JPS62262509A JP S62262509 A JPS62262509 A JP S62262509A JP 10626386 A JP10626386 A JP 10626386A JP 10626386 A JP10626386 A JP 10626386A JP S62262509 A JPS62262509 A JP S62262509A
- Authority
- JP
- Japan
- Prior art keywords
- output
- counter
- latch register
- coefficient
- adder
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000005070 sampling Methods 0.000 claims description 8
- 238000010586 diagram Methods 0.000 description 3
- 238000000034 method Methods 0.000 description 2
Landscapes
- Facsimile Image Signal Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は画像データ処理を行うディジタルフィルタ回路
に関する。
に関する。
従来、この種のディジタルフィルタ回路は、第２図に示
されるように、ある帯域に制限をかける場合、帯域特性
に合せてフィルタのタップ段数をあらかじめ計算し、タ
ップ段数（この場合、７段）分のラッチレジスタＲ，，
Ｒ２，・・・＋Ｒｔト、各ラッチレジスタＲ，，Ｒ２，
・・・、Ｒ７の出力にフィルタ係数に、、に２．・・・
、に７を掛合わせる乗算器ＭＸ＋ 、 ＭＸ２ 、−、
ＭＸ７ ト、乗算器ＭＬ トＭＸ２ （７） ｌＪ４
出力を加算する加算器Ａｎ、、乗算器Ｍｘ３と加算器Ａ
Ｄ、の出力を加算する加算器ＡＤ２．・・・１乗算器Ｍ
Ｘ、と加算器ＡＤ、の両出力を加算する加算器Ａ０６と
、ラッチパルスを出力するカウンタＣＮＴと。
されるように、ある帯域に制限をかける場合、帯域特性
に合せてフィルタのタップ段数をあらかじめ計算し、タ
ップ段数（この場合、７段）分のラッチレジスタＲ，，
Ｒ２，・・・＋Ｒｔト、各ラッチレジスタＲ，，Ｒ２，
・・・、Ｒ７の出力にフィルタ係数に、、に２．・・・
、に７を掛合わせる乗算器ＭＸ＋ 、 ＭＸ２ 、−、
ＭＸ７ ト、乗算器ＭＬ トＭＸ２ （７） ｌＪ４
出力を加算する加算器Ａｎ、、乗算器Ｍｘ３と加算器Ａ
Ｄ、の出力を加算する加算器ＡＤ２．・・・１乗算器Ｍ
Ｘ、と加算器ＡＤ、の両出力を加算する加算器Ａ０６と
、ラッチパルスを出力するカウンタＣＮＴと。
ラッチパルスにより加算器ＡＤ６の出力をラッチするラ
ッチレジスタＲ８とで構成されていた。
ッチレジスタＲ８とで構成されていた。
このディジタルフィルタ回路は、入力端子に画像データ
が入力されると、ラッチレジスタＲｉ（ｎ＝１．２．・
・・、７）に画素クロックパルスごとに画像データが順
次ラッチされて行く、ラッチレジスタＲｉのそれぞれの
出力は乗算器ＭＸｉ（ｎ＝１゜２、・・・、７）で各画
素ごとに係数に１〜に７が掛合わされ、加算器ＡＤｊ（
ｎ＝１．ｚ、・・・、６）を使用して合計値がラッチレ
ジスタＲ８に出力される。ランチレジスタＲ８は分局用
のカウンタ ＧＭＴにサブサンプル周波数があらかじめ
与えられると、カウンタ ＣＮＴは１からｎ（ただし、
が整数でないときｎ＝ （ｍ）＋ １）までカウントし
、ラッチレジスタ Ｒ８にラッチパルスを出力し、初期
状態になり、再びカウントを繰返す、このパルスにより
、ラッチレジスタＲ８にラッチパルスを出力する。この
パルスにより、ラッチレジスタ ＲｕＫ’ｌｆｄ小され
たデータがラッチされ、出力端子に出力される。
が入力されると、ラッチレジスタＲｉ（ｎ＝１．２．・
・・、７）に画素クロックパルスごとに画像データが順
次ラッチされて行く、ラッチレジスタＲｉのそれぞれの
出力は乗算器ＭＸｉ（ｎ＝１゜２、・・・、７）で各画
素ごとに係数に１〜に７が掛合わされ、加算器ＡＤｊ（
ｎ＝１．ｚ、・・・、６）を使用して合計値がラッチレ
ジスタＲ８に出力される。ランチレジスタＲ８は分局用
のカウンタ ＧＭＴにサブサンプル周波数があらかじめ
与えられると、カウンタ ＣＮＴは１からｎ（ただし、
が整数でないときｎ＝ （ｍ）＋ １）までカウントし
、ラッチレジスタ Ｒ８にラッチパルスを出力し、初期
状態になり、再びカウントを繰返す、このパルスにより
、ラッチレジスタＲ８にラッチパルスを出力する。この
パルスにより、ラッチレジスタ ＲｕＫ’ｌｆｄ小され
たデータがラッチされ、出力端子に出力される。
上述した従来のディジタルフィルタ回路は、サブサンプ
ル処理をともなう画像データ処理を扱う場合でも処理ず
みのデータが間引かれるだけでハードウェアー的には簡
略になるということはなく、フィルタタップ分の乗算器
と加算器を持っていなければならず、回路を構成するＩ
Ｃの数が多くなるという欠点がある。
ル処理をともなう画像データ処理を扱う場合でも処理ず
みのデータが間引かれるだけでハードウェアー的には簡
略になるということはなく、フィルタタップ分の乗算器
と加算器を持っていなければならず、回路を構成するＩ
Ｃの数が多くなるという欠点がある。
本発明のディジタルフィルタ回路は１画像データのサブ
サンプル処理をともなうある周波数帯域までデータを通
過させるディジタルフィルタ回路であって、ｌからｎ（
ただし、が整数でないときｎ＝（ｍ）またはｎ＝ （ｍ
）＋１、〔〕はガウス記号）までサイクリックにカウン
トするカウンターと、このカウンターの出力に対応して
予め決められ１周波数帯域に制限をかけるために必要な
係数を発生する係数発生器と、処理の対象となる画像デ
ータをラッチする第１のラッチレジスタと、第１のラッ
チレジスタの出力と係数発生器から出力される係数を掛
は合せる乗算器と、加算器と該加算器の出力をラッチす
る第２のラッチレジスタで構成され、乗算器の出力を累
加算するアキュムレータと、カウンタの出力がｎになる
とクリア信号を発生しカウンタと第２のラッチレジスタ
とをリセットするクリア信号発生器とを有する。
サンプル処理をともなうある周波数帯域までデータを通
過させるディジタルフィルタ回路であって、ｌからｎ（
ただし、が整数でないときｎ＝（ｍ）またはｎ＝ （ｍ
）＋１、〔〕はガウス記号）までサイクリックにカウン
トするカウンターと、このカウンターの出力に対応して
予め決められ１周波数帯域に制限をかけるために必要な
係数を発生する係数発生器と、処理の対象となる画像デ
ータをラッチする第１のラッチレジスタと、第１のラッ
チレジスタの出力と係数発生器から出力される係数を掛
は合せる乗算器と、加算器と該加算器の出力をラッチす
る第２のラッチレジスタで構成され、乗算器の出力を累
加算するアキュムレータと、カウンタの出力がｎになる
とクリア信号を発生しカウンタと第２のラッチレジスタ
とをリセットするクリア信号発生器とを有する。
したがって、木発り１によればフィルタータップ段数≦
ｎの関係が成立すれば、全てのサブサンプル処理をとも
なうディジタルフィルタ回路を実現できる。
ｎの関係が成立すれば、全てのサブサンプル処理をとも
なうディジタルフィルタ回路を実現できる。
次に１本発明の実施例について図面を参照して説明する
。
。
第１図は本発明のディジタルフィルタ回路の一実施例を
示すブロック図である。
示すブロック図である。
本実施例は、７段フィルタタップを持ち１０分の１に画
像をサブサンプル処理するディジタルフィルタ回路であ
る。ラッチレジスタ １月は入力端子より人力される画
像データを画素クロックパルスに回期してラッチする。
像をサブサンプル処理するディジタルフィルタ回路であ
る。ラッチレジスタ １月は入力端子より人力される画
像データを画素クロックパルスに回期してラッチする。
カウンタ ｌＯ２は画素グロックパルスに同期し連続し
てｌから１０までカウントアツプする。係数発生器１０
３はカウンタ １０２の出力が１から７までのときは、
入力されたそれぞれの画像データに所定の係数Ｋｌ ＋
Ｋ２ ＋・・・＋ Ｋ７を出力し、カウンタ １０
２の出力が８からｌＯまでのときは係ａＯを出力する。
てｌから１０までカウントアツプする。係数発生器１０
３はカウンタ １０２の出力が１から７までのときは、
入力されたそれぞれの画像データに所定の係数Ｋｌ ＋
Ｋ２ ＋・・・＋ Ｋ７を出力し、カウンタ １０
２の出力が８からｌＯまでのときは係ａＯを出力する。
クリア信号発生器 １０８はカウンタ １０２の出力が
１０になるとクリア信号１０７を出力する。カウンタ
１０２はクリア信号 １０７を入力すると初期化される
０乗算器１０４はラッチレジスタ １０１の画像データ
と該画像データに対応して係数発生器１０３より出力さ
れた係数Ｋｉ （ｉ ＝１．２．・・・、７）またはＯ
とを掛合せる。加算器＋０５とラッチレジスタ １０Ｂ
はアキュムレータを構成し、乗算器１０４の出力を累加
算し、出力端子に出力する。ラッチレジスタ １０１３
もクリア信号＋０７を入力すると初期化される。
１０になるとクリア信号１０７を出力する。カウンタ
１０２はクリア信号 １０７を入力すると初期化される
０乗算器１０４はラッチレジスタ １０１の画像データ
と該画像データに対応して係数発生器１０３より出力さ
れた係数Ｋｉ （ｉ ＝１．２．・・・、７）またはＯ
とを掛合せる。加算器＋０５とラッチレジスタ １０Ｂ
はアキュムレータを構成し、乗算器１０４の出力を累加
算し、出力端子に出力する。ラッチレジスタ １０１３
もクリア信号＋０７を入力すると初期化される。
したがって、出力端子には１０画素入力に１画素の割合
で、７段のフィルタがかかった画像データが出力される
。
で、７段のフィルタがかかった画像データが出力される
。
以上説明したように本発明は、２個のラッチレジスタと
各１個の乗算器、加算器、カウンタ、係数発生器、クリ
ア信号発生器とでディジタルフィルタ回路を構成するこ
とにより、フィルタータラ整数のときｎ＝ｍ 、ｍが整
数でないときｎ＝（ｍ）またはｎ＝ （ｍ）＋１．（）
はガウス記号）の関係の成り立つ全てのサブサンプル処
理をともなうディジタルフィルタ処理を行うことができ
、構成素子であるＩＣの数の少い安価なディジタルフィ
ルタ回路を実現できる効果がある。
各１個の乗算器、加算器、カウンタ、係数発生器、クリ
ア信号発生器とでディジタルフィルタ回路を構成するこ
とにより、フィルタータラ整数のときｎ＝ｍ 、ｍが整
数でないときｎ＝（ｍ）またはｎ＝ （ｍ）＋１．（）
はガウス記号）の関係の成り立つ全てのサブサンプル処
理をともなうディジタルフィルタ処理を行うことができ
、構成素子であるＩＣの数の少い安価なディジタルフィ
ルタ回路を実現できる効果がある。
第１図は本発明のディジタルフィルタ回路の一実施例を
示す構成図、第２図は従来例を示す構成図である。 １０１、１０６・・・ラッチレジスタ、１０２・・・カ
ウンタ、 １０３・・・係数発生器、１０４・・
・乗算器、 １０５・・・加算器、１０７・・
・クリア信号、 １０８・・・クリア信号発生器。
示す構成図、第２図は従来例を示す構成図である。 １０１、１０６・・・ラッチレジスタ、１０２・・・カ
ウンタ、 １０３・・・係数発生器、１０４・・
・乗算器、 １０５・・・加算器、１０７・・
・クリア信号、 １０８・・・クリア信号発生器。
Claims (1)
- 【特許請求の範囲】 画像データのサブサンプル処理をともなうある周波数帯
域までデータを通過させる。ディジタルフィルタ回路で
あって、 １からｎ（ただし、（サンプル周波数）／（サブサンプ
ル周波数）＝ｍが整数のときｎ＝ｍ、ｍが整数でないと
きｎ＝〔ｍ〕またはｎ＝〔ｍ〕＋１、〔 〕はガウス記
号）までサイクリックにカウントするカウンタと、 このカウンタの出力に対応して予め決められ、周波数帯
域に制限をかけるために必要な係数を発生する係数発生
器と、 処理の対象となる画像データをラッチする第１のラッチ
レジスタと、 第１のラッチレジスタの出力と係数発生器から出力され
る係数を掛合せる乗算器と、 加算器と該加算器の出力をラッチする第２のラッチレジ
スタで構成され、乗算器の出力を累加算するアキュムレ
ータと、 カウンタの出力がｎになるとクリア信号を発生し、カウ
ンタと第２のラッチレジスタとをリセットするクリア信
号発生器とを有するディジタルフィルタ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10626386A JPS62262509A (ja) | 1986-05-09 | 1986-05-09 | デイジタルフイルタ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10626386A JPS62262509A (ja) | 1986-05-09 | 1986-05-09 | デイジタルフイルタ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62262509A true JPS62262509A (ja) | 1987-11-14 |
Family
ID=14429208
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10626386A Pending JPS62262509A (ja) | 1986-05-09 | 1986-05-09 | デイジタルフイルタ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62262509A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01136408A (ja) * | 1987-11-24 | 1989-05-29 | Oki Electric Ind Co Ltd | データｒａｍ初期設定方式 |
| JPH04139909A (ja) * | 1990-09-29 | 1992-05-13 | Shimadzu Corp | ディジタルフィルタ |
-
1986
- 1986-05-09 JP JP10626386A patent/JPS62262509A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01136408A (ja) * | 1987-11-24 | 1989-05-29 | Oki Electric Ind Co Ltd | データｒａｍ初期設定方式 |
| JPH04139909A (ja) * | 1990-09-29 | 1992-05-13 | Shimadzu Corp | ディジタルフィルタ |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0741472A2 (en) | Method and circuit arrangement for processing variable symbol rates | |
| US4703447A (en) | Mixer controlled variable passband finite impulse response filter | |
| US5031133A (en) | FIR digital filter for high-speed communications systems | |
| US5949695A (en) | Interpolator using a plurality of polynomial equations and associated methods | |
| JPH05308250A (ja) | サンプル・データ補間装置 | |
| US5821884A (en) | Sampling rate conversion method and apparatus utilizing an area effect correlation method | |
| JPS62262509A (ja) | デイジタルフイルタ回路 | |
| US20040158594A1 (en) | Two-dimensional pyramid filter architecture | |
| JPH06350399A (ja) | デジタル信号をろ波する方法及びデジタル・フィルタ・アーキテクチャ | |
| JP2885121B2 (ja) | ディジタルフィルタ | |
| US6625628B1 (en) | Method and apparatus for digital filter | |
| KR0172486B1 (ko) | 샘플링율 변환방법 및 그 장치 | |
| JPH09135150A (ja) | ディジタルフィルタと受信装置 | |
| JPH0590897A (ja) | オーバーサンプリングフイルタ回路 | |
| US20020174154A1 (en) | Two-dimensional pyramid filter architecture | |
| US6324222B1 (en) | Digital receiver with polyphase structure | |
| JPH08335850A (ja) | 簡易デジタルフィルタ | |
| KR960012599B1 (ko) | 디지탈 색 공간 변환 회로 | |
| JPH0449708A (ja) | Ｆｉｒフィルタ回路 | |
| JPH09232914A (ja) | ディジタルフィルタ | |
| JPS633506A (ja) | デイジタルトランスバ−サルフイルタ | |
| JPS62297934A (ja) | デイジタル信号処理装置 | |
| JPH04334111A (ja) | ディジタル・パラメトリック・イコライザ回路 | |
| JPH0697773A (ja) | デジタルフィルタ装置 | |
| JPH0468709A (ja) | ディジタルフィルタ |