JPS62262509A - デイジタルフイルタ回路 - Google Patents
デイジタルフイルタ回路Info
- Publication number
- JPS62262509A JPS62262509A JP10626386A JP10626386A JPS62262509A JP S62262509 A JPS62262509 A JP S62262509A JP 10626386 A JP10626386 A JP 10626386A JP 10626386 A JP10626386 A JP 10626386A JP S62262509 A JPS62262509 A JP S62262509A
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- Japan
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- output
- counter
- latch register
- coefficient
- adder
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- 238000005070 sampling Methods 0.000 claims description 8
- 238000010586 diagram Methods 0.000 description 3
- 238000000034 method Methods 0.000 description 2
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は画像データ処理を行うディジタルフィルタ回路
に関する。
に関する。
従来、この種のディジタルフィルタ回路は、第2図に示
されるように、ある帯域に制限をかける場合、帯域特性
に合せてフィルタのタップ段数をあらかじめ計算し、タ
ップ段数(この場合、7段)分のラッチレジスタR,,
R2,・・・+Rtト、各ラッチレジスタR,,R2,
・・・、R7の出力にフィルタ係数に、、に2.・・・
、に7を掛合わせる乗算器MX+ 、 MX2 、−、
MX7 ト、乗算器ML トMX2 (7) lJ4
出力を加算する加算器An、、乗算器Mx3と加算器A
D、の出力を加算する加算器AD2.・・・1乗算器M
X、と加算器AD、の両出力を加算する加算器A06と
、ラッチパルスを出力するカウンタCNTと。
されるように、ある帯域に制限をかける場合、帯域特性
に合せてフィルタのタップ段数をあらかじめ計算し、タ
ップ段数(この場合、7段)分のラッチレジスタR,,
R2,・・・+Rtト、各ラッチレジスタR,,R2,
・・・、R7の出力にフィルタ係数に、、に2.・・・
、に7を掛合わせる乗算器MX+ 、 MX2 、−、
MX7 ト、乗算器ML トMX2 (7) lJ4
出力を加算する加算器An、、乗算器Mx3と加算器A
D、の出力を加算する加算器AD2.・・・1乗算器M
X、と加算器AD、の両出力を加算する加算器A06と
、ラッチパルスを出力するカウンタCNTと。
ラッチパルスにより加算器AD6の出力をラッチするラ
ッチレジスタR8とで構成されていた。
ッチレジスタR8とで構成されていた。
このディジタルフィルタ回路は、入力端子に画像データ
が入力されると、ラッチレジスタRi(n=1.2.・
・・、7)に画素クロックパルスごとに画像データが順
次ラッチされて行く、ラッチレジスタRiのそれぞれの
出力は乗算器MXi(n=1゜2、・・・、7)で各画
素ごとに係数に1〜に7が掛合わされ、加算器ADj(
n=1.z、・・・、6)を使用して合計値がラッチレ
ジスタR8に出力される。ランチレジスタR8は分局用
のカウンタ GMTにサブサンプル周波数があらかじめ
与えられると、カウンタ CNTは1からn(ただし、
が整数でないときn= (m)+ 1)までカウントし
、ラッチレジスタ R8にラッチパルスを出力し、初期
状態になり、再びカウントを繰返す、このパルスにより
、ラッチレジスタR8にラッチパルスを出力する。この
パルスにより、ラッチレジスタ RuK’lfd小され
たデータがラッチされ、出力端子に出力される。
が入力されると、ラッチレジスタRi(n=1.2.・
・・、7)に画素クロックパルスごとに画像データが順
次ラッチされて行く、ラッチレジスタRiのそれぞれの
出力は乗算器MXi(n=1゜2、・・・、7)で各画
素ごとに係数に1〜に7が掛合わされ、加算器ADj(
n=1.z、・・・、6)を使用して合計値がラッチレ
ジスタR8に出力される。ランチレジスタR8は分局用
のカウンタ GMTにサブサンプル周波数があらかじめ
与えられると、カウンタ CNTは1からn(ただし、
が整数でないときn= (m)+ 1)までカウントし
、ラッチレジスタ R8にラッチパルスを出力し、初期
状態になり、再びカウントを繰返す、このパルスにより
、ラッチレジスタR8にラッチパルスを出力する。この
パルスにより、ラッチレジスタ RuK’lfd小され
たデータがラッチされ、出力端子に出力される。
上述した従来のディジタルフィルタ回路は、サブサンプ
ル処理をともなう画像データ処理を扱う場合でも処理ず
みのデータが間引かれるだけでハードウェアー的には簡
略になるということはなく、フィルタタップ分の乗算器
と加算器を持っていなければならず、回路を構成するI
Cの数が多くなるという欠点がある。
ル処理をともなう画像データ処理を扱う場合でも処理ず
みのデータが間引かれるだけでハードウェアー的には簡
略になるということはなく、フィルタタップ分の乗算器
と加算器を持っていなければならず、回路を構成するI
Cの数が多くなるという欠点がある。
本発明のディジタルフィルタ回路は1画像データのサブ
サンプル処理をともなうある周波数帯域までデータを通
過させるディジタルフィルタ回路であって、lからn(
ただし、が整数でないときn=(m)またはn= (m
)+1、〔〕はガウス記号)までサイクリックにカウン
トするカウンターと、このカウンターの出力に対応して
予め決められ1周波数帯域に制限をかけるために必要な
係数を発生する係数発生器と、処理の対象となる画像デ
ータをラッチする第1のラッチレジスタと、第1のラッ
チレジスタの出力と係数発生器から出力される係数を掛
は合せる乗算器と、加算器と該加算器の出力をラッチす
る第2のラッチレジスタで構成され、乗算器の出力を累
加算するアキュムレータと、カウンタの出力がnになる
とクリア信号を発生しカウンタと第2のラッチレジスタ
とをリセットするクリア信号発生器とを有する。
サンプル処理をともなうある周波数帯域までデータを通
過させるディジタルフィルタ回路であって、lからn(
ただし、が整数でないときn=(m)またはn= (m
)+1、〔〕はガウス記号)までサイクリックにカウン
トするカウンターと、このカウンターの出力に対応して
予め決められ1周波数帯域に制限をかけるために必要な
係数を発生する係数発生器と、処理の対象となる画像デ
ータをラッチする第1のラッチレジスタと、第1のラッ
チレジスタの出力と係数発生器から出力される係数を掛
は合せる乗算器と、加算器と該加算器の出力をラッチす
る第2のラッチレジスタで構成され、乗算器の出力を累
加算するアキュムレータと、カウンタの出力がnになる
とクリア信号を発生しカウンタと第2のラッチレジスタ
とをリセットするクリア信号発生器とを有する。
したがって、木発り1によればフィルタータップ段数≦
nの関係が成立すれば、全てのサブサンプル処理をとも
なうディジタルフィルタ回路を実現できる。
nの関係が成立すれば、全てのサブサンプル処理をとも
なうディジタルフィルタ回路を実現できる。
次に1本発明の実施例について図面を参照して説明する
。
。
第1図は本発明のディジタルフィルタ回路の一実施例を
示すブロック図である。
示すブロック図である。
本実施例は、7段フィルタタップを持ち10分の1に画
像をサブサンプル処理するディジタルフィルタ回路であ
る。ラッチレジスタ 1月は入力端子より人力される画
像データを画素クロックパルスに回期してラッチする。
像をサブサンプル処理するディジタルフィルタ回路であ
る。ラッチレジスタ 1月は入力端子より人力される画
像データを画素クロックパルスに回期してラッチする。
カウンタ lO2は画素グロックパルスに同期し連続し
てlから10までカウントアツプする。係数発生器10
3はカウンタ 102の出力が1から7までのときは、
入力されたそれぞれの画像データに所定の係数Kl +
K2 +・・・+ K7を出力し、カウンタ 10
2の出力が8からlOまでのときは係aOを出力する。
てlから10までカウントアツプする。係数発生器10
3はカウンタ 102の出力が1から7までのときは、
入力されたそれぞれの画像データに所定の係数Kl +
K2 +・・・+ K7を出力し、カウンタ 10
2の出力が8からlOまでのときは係aOを出力する。
クリア信号発生器 108はカウンタ 102の出力が
10になるとクリア信号107を出力する。カウンタ
102はクリア信号 107を入力すると初期化される
0乗算器104はラッチレジスタ 101の画像データ
と該画像データに対応して係数発生器103より出力さ
れた係数Ki (i =1.2.・・・、7)またはO
とを掛合せる。加算器+05とラッチレジスタ 10B
はアキュムレータを構成し、乗算器104の出力を累加
算し、出力端子に出力する。ラッチレジスタ 1013
もクリア信号+07を入力すると初期化される。
10になるとクリア信号107を出力する。カウンタ
102はクリア信号 107を入力すると初期化される
0乗算器104はラッチレジスタ 101の画像データ
と該画像データに対応して係数発生器103より出力さ
れた係数Ki (i =1.2.・・・、7)またはO
とを掛合せる。加算器+05とラッチレジスタ 10B
はアキュムレータを構成し、乗算器104の出力を累加
算し、出力端子に出力する。ラッチレジスタ 1013
もクリア信号+07を入力すると初期化される。
したがって、出力端子には10画素入力に1画素の割合
で、7段のフィルタがかかった画像データが出力される
。
で、7段のフィルタがかかった画像データが出力される
。
以上説明したように本発明は、2個のラッチレジスタと
各1個の乗算器、加算器、カウンタ、係数発生器、クリ
ア信号発生器とでディジタルフィルタ回路を構成するこ
とにより、フィルタータラ整数のときn=m 、mが整
数でないときn=(m)またはn= (m)+1.()
はガウス記号)の関係の成り立つ全てのサブサンプル処
理をともなうディジタルフィルタ処理を行うことができ
、構成素子であるICの数の少い安価なディジタルフィ
ルタ回路を実現できる効果がある。
各1個の乗算器、加算器、カウンタ、係数発生器、クリ
ア信号発生器とでディジタルフィルタ回路を構成するこ
とにより、フィルタータラ整数のときn=m 、mが整
数でないときn=(m)またはn= (m)+1.()
はガウス記号)の関係の成り立つ全てのサブサンプル処
理をともなうディジタルフィルタ処理を行うことができ
、構成素子であるICの数の少い安価なディジタルフィ
ルタ回路を実現できる効果がある。
第1図は本発明のディジタルフィルタ回路の一実施例を
示す構成図、第2図は従来例を示す構成図である。 101、106・・・ラッチレジスタ、102・・・カ
ウンタ、 103・・・係数発生器、104・・
・乗算器、 105・・・加算器、107・・
・クリア信号、 108・・・クリア信号発生器。
示す構成図、第2図は従来例を示す構成図である。 101、106・・・ラッチレジスタ、102・・・カ
ウンタ、 103・・・係数発生器、104・・
・乗算器、 105・・・加算器、107・・
・クリア信号、 108・・・クリア信号発生器。
Claims (1)
- 【特許請求の範囲】 画像データのサブサンプル処理をともなうある周波数帯
域までデータを通過させる。ディジタルフィルタ回路で
あって、 1からn(ただし、(サンプル周波数)/(サブサンプ
ル周波数)=mが整数のときn=m、mが整数でないと
きn=〔m〕またはn=〔m〕+1、〔 〕はガウス記
号)までサイクリックにカウントするカウンタと、 このカウンタの出力に対応して予め決められ、周波数帯
域に制限をかけるために必要な係数を発生する係数発生
器と、 処理の対象となる画像データをラッチする第1のラッチ
レジスタと、 第1のラッチレジスタの出力と係数発生器から出力され
る係数を掛合せる乗算器と、 加算器と該加算器の出力をラッチする第2のラッチレジ
スタで構成され、乗算器の出力を累加算するアキュムレ
ータと、 カウンタの出力がnになるとクリア信号を発生し、カウ
ンタと第2のラッチレジスタとをリセットするクリア信
号発生器とを有するディジタルフィルタ回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10626386A JPS62262509A (ja) | 1986-05-09 | 1986-05-09 | デイジタルフイルタ回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10626386A JPS62262509A (ja) | 1986-05-09 | 1986-05-09 | デイジタルフイルタ回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS62262509A true JPS62262509A (ja) | 1987-11-14 |
Family
ID=14429208
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP10626386A Pending JPS62262509A (ja) | 1986-05-09 | 1986-05-09 | デイジタルフイルタ回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS62262509A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01136408A (ja) * | 1987-11-24 | 1989-05-29 | Oki Electric Ind Co Ltd | データram初期設定方式 |
JPH04139909A (ja) * | 1990-09-29 | 1992-05-13 | Shimadzu Corp | ディジタルフィルタ |
-
1986
- 1986-05-09 JP JP10626386A patent/JPS62262509A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01136408A (ja) * | 1987-11-24 | 1989-05-29 | Oki Electric Ind Co Ltd | データram初期設定方式 |
JPH04139909A (ja) * | 1990-09-29 | 1992-05-13 | Shimadzu Corp | ディジタルフィルタ |
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