JPS62262509A - Digital filter circuit - Google Patents

Abstract

PURPOSE:To apply digital filter processing corresponding to number of coefficients generated by three adders, one multiplier and two latch registers by using a coefficient generator generating a determined coefficient storing. CONSTITUTION:A counter 102 counts from one to ten, and the coefficient generator 103 outputs prescribed coefficients K1, K2-K7 when the output of the counter 102 is 1-7 and outputs zero when the output is 8-10. A picture data inputted from an input terminal is latched by the 1st latch register 101, multiplied with a coefficient generated correspondingly by a multiplier 104 and the result is outputted to the adder 105. The adder 105 and the 2nd latch register 106 constitute an accumulator, which accumulates the result until the counter 102 reaches 7, and is initialized by using a clear signal 107 generated by a clear signal generator 108 when the counter 102 reaches ten. Thus, a picture element data subjected to 7 stage of filters is obtained at an output terminal in the rate of one picture element per ten picture element inputs.

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は画像データ処理を行うディジタルフィルタ回路
に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a digital filter circuit that processes image data.

〔従来の技術〕[Conventional technology]

従来、この種のディジタルフィルタ回路は、第２図に示
されるように、ある帯域に制限をかける場合、帯域特性
に合せてフィルタのタップ段数をあらかじめ計算し、タ
ップ段数（この場合、７段）分のラッチレジスタＲ，，
Ｒ２，・・・＋Ｒｔト、各ラッチレジスタＲ，，Ｒ２，
・・・、Ｒ７の出力にフィルタ係数に、、に２．・・・
、に７を掛合わせる乗算器ＭＸ＋　、　ＭＸ２　、−、
　ＭＸ７　ト、乗算器ＭＬ　トＭＸ２　（７）　ｌＪ４
出力を加算する加算器Ａｎ、、乗算器Ｍｘ３と加算器Ａ
Ｄ、の出力を加算する加算器ＡＤ２．・・・１乗算器Ｍ
Ｘ、と加算器ＡＤ、の両出力を加算する加算器Ａ０６と
、ラッチパルスを出力するカウンタＣＮＴと。Conventionally, as shown in Figure 2, in this type of digital filter circuit, when limiting a certain band, the number of tap stages of the filter is calculated in advance according to the band characteristics, and the number of tap stages (in this case, 7 stages) is set. Minute latch register R,,
R2,...+Rt, each latch register R,, R2,
..., the output of R7 is the filter coefficient, 2. ...
, multipliers MX+, MX2, -, which multiply 7 by 7.
MX7, multiplier ML, MX2 (7) lJ4
Adder An that adds the outputs, multiplier Mx3 and adder A
Adder AD2.D adds the outputs of AD2. ...1 multiplier M
an adder A06 that adds the outputs of both X and adder AD, and a counter CNT that outputs a latch pulse.

ラッチパルスにより加算器ＡＤ６の出力をラッチするラ
ッチレジスタＲ８とで構成されていた。It consisted of a latch register R8 that latches the output of the adder AD6 using a latch pulse.

このディジタルフィルタ回路は、入力端子に画像データ
が入力されると、ラッチレジスタＲｉ（ｎ＝１．２．・
・・、７）に画素クロックパルスごとに画像データが順
次ラッチされて行く、ラッチレジスタＲｉのそれぞれの
出力は乗算器ＭＸｉ（ｎ＝１゜２、・・・、７）で各画
素ごとに係数に１〜に７が掛合わされ、加算器ＡＤｊ（
ｎ＝１．ｚ、・・・、６）を使用して合計値がラッチレ
ジスタＲ８に出力される。ランチレジスタＲ８は分局用
のカウンタ　ＧＭＴにサブサンプル周波数があらかじめ
与えられると、カウンタ　ＣＮＴは１からｎ（ただし、
が整数でないときｎ＝　（ｍ）＋　１）までカウントし
、ラッチレジスタ　Ｒ８にラッチパルスを出力し、初期
状態になり、再びカウントを繰返す、このパルスにより
、ラッチレジスタＲ８にラッチパルスを出力する。この
パルスにより、ラッチレジスタ　ＲｕＫ’ｌｆｄ小され
たデータがラッチされ、出力端子に出力される。When image data is input to the input terminal of this digital filter circuit, the latch register Ri (n=1.2.
..., 7), the image data is sequentially latched for each pixel clock pulse. Each output of the latch register Ri is converted into a coefficient for each pixel by a multiplier MXi (n=1°2, . . . , 7). are multiplied by 1 to 7, and adder ADj (
n=1. z, . . . , 6) to output the sum value to the latch register R8. Launch register R8 is a branch counter. When the sub-sampling frequency is given to GMT in advance, the counter CNT is set from 1 to n (however,
If is not an integer, it counts up to n=(m)+1), outputs a latch pulse to latch register R8, enters the initial state, and repeats counting again. With this pulse, a latch pulse is output to latch register R8. This pulse causes the latch register RuK'lfd to latch the smaller data and output it to the output terminal.

〔発明が解決しようとする問題点〕[Problem that the invention seeks to solve]

上述した従来のディジタルフィルタ回路は、サブサンプ
ル処理をともなう画像データ処理を扱う場合でも処理ず
みのデータが間引かれるだけでハードウェアー的には簡
略になるということはなく、フィルタタップ分の乗算器
と加算器を持っていなければならず、回路を構成するＩ
Ｃの数が多くなるという欠点がある。In the conventional digital filter circuit described above, even when handling image data processing that involves sub-sampling processing, the processed data is simply thinned out, the hardware is not simplified, and a multiplier for the filter taps is used. and an adder, which constitutes the circuit I
The disadvantage is that the number of C's increases.

〔問題点を解決するための手段〕[Means for solving problems]

本発明のディジタルフィルタ回路は１画像データのサブ
サンプル処理をともなうある周波数帯域までデータを通
過させるディジタルフィルタ回路であって、ｌからｎ（
ただし、が整数でないときｎ＝（ｍ）またはｎ＝　（ｍ
）＋１、〔〕はガウス記号）までサイクリックにカウン
トするカウンターと、このカウンターの出力に対応して
予め決められ１周波数帯域に制限をかけるために必要な
係数を発生する係数発生器と、処理の対象となる画像デ
ータをラッチする第１のラッチレジスタと、第１のラッ
チレジスタの出力と係数発生器から出力される係数を掛
は合せる乗算器と、加算器と該加算器の出力をラッチす
る第２のラッチレジスタで構成され、乗算器の出力を累
加算するアキュムレータと、カウンタの出力がｎになる
とクリア信号を発生しカウンタと第２のラッチレジスタ
とをリセットするクリア信号発生器とを有する。The digital filter circuit of the present invention is a digital filter circuit that passes data up to a certain frequency band with sub-sampling processing of one image data.
However, when is not an integer, n=(m) or n=(m
) +1, [ ] is a Gauss symbol) A counter that cyclically counts up to +1, [ ] is a Gauss symbol), a coefficient generator that generates the coefficients necessary to limit one frequency band that is predetermined in response to the output of this counter, and a processing a first latch register that latches image data to be processed, a multiplier that multiplies the output of the first latch register by a coefficient output from a coefficient generator, an adder, and latches the output of the adder. an accumulator that cumulatively adds the output of the multiplier; and a clear signal generator that generates a clear signal and resets the counter and the second latch register when the output of the counter reaches n. have

したがって、木発り１によればフィルタータップ段数≦
ｎの関係が成立すれば、全てのサブサンプル処理をとも
なうディジタルフィルタ回路を実現できる。Therefore, according to Kiori 1, the number of filter tap stages ≦
If the relationship n holds true, a digital filter circuit that includes all sub-sampling processes can be realized.

〔実施例〕〔Example〕

次に１本発明の実施例について図面を参照して説明する
。Next, an embodiment of the present invention will be described with reference to the drawings.

第１図は本発明のディジタルフィルタ回路の一実施例を
示すブロック図である。FIG. 1 is a block diagram showing an embodiment of the digital filter circuit of the present invention.

本実施例は、７段フィルタタップを持ち１０分の１に画
像をサブサンプル処理するディジタルフィルタ回路であ
る。ラッチレジスタ　１月は入力端子より人力される画
像データを画素クロックパルスに回期してラッチする。This embodiment is a digital filter circuit that has 7 stages of filter taps and performs sub-sampling processing on an image to 1/10. Latch register In January, the image data input manually from the input terminal is latched by rotating it to the pixel clock pulse.

カウンタ　ｌＯ２は画素グロックパルスに同期し連続し
てｌから１０までカウントアツプする。係数発生器１０
３はカウンタ　１０２の出力が１から７までのときは、
入力されたそれぞれの画像データに所定の係数Ｋｌ　＋
　Ｋ２　＋・・・＋　　Ｋ７を出力し、カウンタ　１０
２の出力が８からｌＯまでのときは係ａＯを出力する。The counter lO2 continuously counts up from l to 10 in synchronization with the pixel glock pulse. Coefficient generator 10
3 is a counter When the output of 102 is from 1 to 7,
A predetermined coefficient Kl +
K2 +...+ Output K7, counter 10
When the output of 2 is from 8 to lO, the coefficient aO is output.

クリア信号発生器　１０８はカウンタ　１０２の出力が
１０になるとクリア信号１０７を出力する。カウンタ　
１０２はクリア信号　１０７を入力すると初期化される
０乗算器１０４はラッチレジスタ　１０１の画像データ
と該画像データに対応して係数発生器１０３より出力さ
れた係数Ｋｉ　（ｉ　＝１．２．・・・、７）またはＯ
とを掛合せる。加算器＋０５とラッチレジスタ　１０Ｂ
はアキュムレータを構成し、乗算器１０４の出力を累加
算し、出力端子に出力する。ラッチレジスタ　１０１３
もクリア信号＋０７を入力すると初期化される。A clear signal generator 108 outputs a clear signal 107 when the output of the counter 102 reaches 10. counter
102 is a clear signal. 0 multiplier 104 is initialized when 107 is input. It is a latch register. The image data of 101 and the coefficient Ki (i = 1.2...・,7) or O
Multiply with. Adder +05 and latch register 10B
constitutes an accumulator, accumulates the output of the multiplier 104, and outputs the result to the output terminal. Latch register 1013
It is also initialized by inputting the clear signal +07.

したがって、出力端子には１０画素入力に１画素の割合
で、７段のフィルタがかかった画像データが出力される
。Therefore, image data that has been filtered in seven stages is output to the output terminal at a ratio of one pixel for every 10 input pixels.

〔発明の効果〕〔Effect of the invention〕

以上説明したように本発明は、２個のラッチレジスタと
各１個の乗算器、加算器、カウンタ、係数発生器、クリ
ア信号発生器とでディジタルフィルタ回路を構成するこ
とにより、フィルタータラ整数のときｎ＝ｍ　、ｍが整
数でないときｎ＝（ｍ）またはｎ＝　（ｍ）＋１．（）
はガウス記号）の関係の成り立つ全てのサブサンプル処
理をともなうディジタルフィルタ処理を行うことができ
、構成素子であるＩＣの数の少い安価なディジタルフィ
ルタ回路を実現できる効果がある。As explained above, the present invention configures a digital filter circuit with two latch registers, one multiplier, one adder, one counter, one coefficient generator, and one clear signal generator. When n=m, when m is not an integer, n=(m) or n=(m)+1. ()
It is possible to perform digital filter processing with all sub-sampling processing in which the relationship of (Gaussian symbol) holds, and it is possible to realize an inexpensive digital filter circuit with a small number of component ICs.

【図面の簡単な説明】[Brief explanation of drawings]

第１図は本発明のディジタルフィルタ回路の一実施例を
示す構成図、第２図は従来例を示す構成図である。 １０１、１０６・・・ラッチレジスタ、１０２・・・カ
ウンタ、　　　　１０３・・・係数発生器、１０４・・
・乗算器、　　　　　１０５・・・加算器、１０７・・
・クリア信号、 １０８・・・クリア信号発生器。FIG. 1 is a block diagram showing an embodiment of the digital filter circuit of the present invention, and FIG. 2 is a block diagram showing a conventional example. 101, 106...Latch register, 102...Counter, 103...Coefficient generator, 104...
・Multiplier, 105... Adder, 107...
・Clear signal, 108...Clear signal generator.

Claims (1)

【特許請求の範囲】 画像データのサブサンプル処理をともなうある周波数帯
域までデータを通過させる。ディジタルフィルタ回路で
あって、 １からｎ（ただし、（サンプル周波数）／（サブサンプ
ル周波数）＝ｍが整数のときｎ＝ｍ、ｍが整数でないと
きｎ＝〔ｍ〕またはｎ＝〔ｍ〕＋１、〔　〕はガウス記
号）までサイクリックにカウントするカウンタと、 このカウンタの出力に対応して予め決められ、周波数帯
域に制限をかけるために必要な係数を発生する係数発生
器と、 処理の対象となる画像データをラッチする第１のラッチ
レジスタと、 第１のラッチレジスタの出力と係数発生器から出力され
る係数を掛合せる乗算器と、 加算器と該加算器の出力をラッチする第２のラッチレジ
スタで構成され、乗算器の出力を累加算するアキュムレ
ータと、 カウンタの出力がｎになるとクリア信号を発生し、カウ
ンタと第２のラッチレジスタとをリセットするクリア信
号発生器とを有するディジタルフィルタ回路。[Claims] Data is passed up to a certain frequency band with sub-sampling of image data. A digital filter circuit, 1 to n (where (sampling frequency)/(subsampling frequency) = n = m when m is an integer, and n = [m] or n = [m] + 1 when m is not an integer. , [ ] is a Gauss symbol); a coefficient generator that is predetermined in response to the output of this counter and generates the coefficients necessary to limit the frequency band; and a processing target. a first latch register that latches image data, a multiplier that multiplies the output of the first latch register by a coefficient output from the coefficient generator, an adder and a second latch register that latches the output of the adder. A digital circuit consisting of a latch register, which has an accumulator that accumulates the output of the multiplier, and a clear signal generator that generates a clear signal when the output of the counter reaches n and resets the counter and the second latch register. filter circuit.