JPS6225795Y2 - - Google Patents
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- JPS6225795Y2 JPS6225795Y2 JP1981162156U JP16215681U JPS6225795Y2 JP S6225795 Y2 JPS6225795 Y2 JP S6225795Y2 JP 1981162156 U JP1981162156 U JP 1981162156U JP 16215681 U JP16215681 U JP 16215681U JP S6225795 Y2 JPS6225795 Y2 JP S6225795Y2
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- processor
- bus
- information
- time
- abnormal
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- Expired
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- 238000001514 detection method Methods 0.000 claims description 5
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- Debugging And Monitoring (AREA)
- Multi Processors (AREA)
Description
【考案の詳細な説明】
本考案は、多重プロセツサシステムに於ける異
常輻湊検出装置に関する。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to an abnormal convergence detection device in a multiprocessor system.
従来、この種の多重プロセツサシステムに於け
る異常輻湊を検出する手段として、個々のプロセ
ツサ内での異常輻湊を検出することは、プロセツ
サの能率等を監視することで可能であることは一
般に知られているが、システム全体の異常輻湊を
検出出来なかつたため個々のプロセツサへの負荷
のかたより等によりシステム全体に余力があつて
も特定のプロセツサのみが異常輻湊を検出すると
云つたちぐはぐな検出装置となり、システム全体
の異常輻湊に効果的に対処出来ない欠点があつ
た。 Conventionally, as a means of detecting abnormal congestion in this type of multiprocessor system, it is generally known that abnormal congestion within each processor can be detected by monitoring the efficiency of the processors. However, because it was unable to detect abnormal congestion in the entire system, it became a clumsy detection device in which only a specific processor would detect abnormal congestion even if there was surplus capacity in the entire system due to load distribution on individual processors. However, there was a drawback that it was not possible to effectively deal with abnormal congestion in the entire system.
本考案の目的は上記欠点を除去すること、すな
わちシステム全体の異常輻湊に効果的に対処する
ための異常輻湊を検出する装置を提供することに
ある。 An object of the present invention is to eliminate the above-mentioned drawbacks, that is, to provide an apparatus for detecting abnormal convergence that can effectively deal with abnormal convergence in the entire system.
本考案の異常輻湊検出装置は、複数のプロセツ
サが相互に情報授受を行なう共通のバスを介して
接続出来る構成の多重プロセツサシステムにおい
て、各プロセツサーにバスインターフエイス回路
と中央制御装置、および一つのプロセツサから他
のプロセツサに情報を送出するためにバスが使用
出来る様になるのを待ち合せ始めてから一定時間
を監視するタイマー回路とを設け、その一定時間
内に送出を開始出来るか否かの確認を行ない、一
定時間経過後、送出を開始出来なかつた時、異常
輻湊状態であると判断することにある。すなわち
多重プロセツサシステムに於て、個々のプロセツ
サが処理する負荷の量とプロセツサー間の共通の
バスを介しての情報授受の回数との関係は直接的
に増大することが知られている。一方、バスを介
しての情報授受の回数と、バスを使用出来るまで
のプロセツサの平均待合せ時間ははじめ増大し以
後平坦化することも知られている。そこで、バス
の平均待合せ時間を上回るある一定時間を経過す
る待合せが発生した時は、バスが異常に多く使用
されたこと、即ちシステム全体が処理する負荷の
量が異常に多くなつたと判断しても差しつかえな
いと考えられる。本考案はかかる原理を応用して
異常輻湊検出装置を提供するものである。 The abnormal congestion detection device of the present invention is used in a multiprocessor system in which multiple processors can be connected via a common bus for mutually exchanging information, and each processor is equipped with a bus interface circuit, a central control unit, and a In order to send information from one processor to another, a timer circuit is installed that monitors a certain period of time after waiting for the bus to become available, and checks whether or not sending can be started within that certain period of time. The purpose is to determine that there is an abnormal convergence state when transmission cannot be started after a certain period of time has elapsed. That is, it is known that in a multiprocessor system, the relationship between the amount of load processed by each processor and the number of times information is exchanged between the processors via a common bus increases directly. On the other hand, it is also known that the number of times information is exchanged via the bus and the average waiting time of a processor until the bus can be used initially increases and then flattens out. Therefore, when a waiting time that exceeds the average bus waiting time occurs, it is determined that the bus is being used abnormally, that is, the amount of load that the entire system is processing has become abnormally large. It is considered that there is no problem. The present invention applies this principle to provide an abnormal convergence detection device.
次に本考案の実施例について図面を参照して説
明する。 Next, embodiments of the present invention will be described with reference to the drawings.
第１図に於て、プロセツサ１，２，３，４は相
互に情報授受可能な共通のバス５によつて接続さ
れている。各々のプロセツサは、個々に処理する
負荷６，７，８，９を持つており常時制御を行つ
ている。バス５は例えばプロセツサ１とプロセツ
サ２が情報授受を行つている間はプロセツサ３，
４はバスを使用出来ないため待合せとなる構成と
なつている。ここで、プロセツサ１が負荷６の処
理を行なう時に他のプロセツサ例えば、プロセツ
サ２との間で情報の授受が必要な時は、バス５が
他のプロセツサで使用されていないと、直ちに情
報の授受が可能であるがもし、他のプロセツサで
既に使用されていると、しばらく待合せになる。
バスが使用可となつた時に、プロセツサ２との間
で情報の授受が可能となる。そこで、プロセツサ
１，２，３，４のそれぞれの負荷６，７，８，９
の処理量が大きくなると、必然的にバス５の待ち
合せ時間が大きくなり、且つ各々のプロセツサの
処理遅延が大きくなり、いわゆる異常輻湊状態に
陥いる。この状態を検出出来なければ、負荷が減
少しない限りシステムの運用に支障をきたす結果
となる。 In FIG. 1, processors 1, 2, 3, and 4 are connected by a common bus 5 through which information can be exchanged. Each processor has a load 6, 7, 8, and 9 to be processed individually and is constantly controlled. For example, while processor 1 and processor 2 are exchanging information, bus 5 is used to
4 has a waiting structure because the bus cannot be used. Here, when processor 1 processes load 6 and needs to exchange information with another processor, for example processor 2, if bus 5 is not being used by another processor, the information can be exchanged immediately. is possible, but if it is already being used by another processor, it will wait for a while.
When the bus becomes available, information can be exchanged with the processor 2. Therefore, the respective loads 6, 7, 8, and 9 of processors 1, 2, 3, and 4 are
As the amount of processing increases, the waiting time of the bus 5 inevitably increases, and the processing delay of each processor also increases, resulting in what is called an abnormal congestion state. If this state cannot be detected, system operation will be hindered unless the load is reduced.
本考案はそのために待ち合せ時間が一定時間を
越えた時に、プロセツサーが異常輻湊状態と判断
することにより、新たな負荷の処理を各々のプロ
セツサで押える等の処理を行ない、バスを使用す
る回数を少なくすれば異常輻湊状態にあつたバス
がしばらくすると定状状態に復帰できシステムの
運用に支障をきたす事がなくなる。 For this reason, the present invention reduces the number of times the bus is used by determining that the processors are in an abnormally congested state when the waiting time exceeds a certain period of time, and thereby reducing the number of times the bus is used. If this is done, the buses that have been in an abnormally congested state will be able to return to a normal state after a while, and system operation will not be hindered.
第２図は上記プロセツサーの構成を示すブロツ
ク図で、プロセツサーは中央処理装置１２の指示
によりバス５を使用して、他プロセツサとの間で
情報の制御を行なうバスインターフエイス回路１
０と、中央処理装置１２が他のプロセツサに情報
を送るためにバスインターフエイス回路１０に指
示した後バスインターフエイス回路１０が情報の
送出をしはじめるまでの時間を常時監視するタイ
マー回路１１とを設け、中央処理装置１２が情報
の送出を指示してからシステムの運用に支障をき
たさない一定時間内に送出が開始されたかを判断
する。これにより、もし情報の送出を開始しはじ
めるまでの時間が一定時間を越えた時は、新たな
負荷の処理を押えることによりバスを使用する回
数を少なくすれば、システムが異常輻湊状態に陥
いることがなくなり、システムを常に支障なく運
用することが可能となる。 FIG. 2 is a block diagram showing the configuration of the processor, in which the processor uses a bus 5 according to instructions from the central processing unit 12 to control information between it and other processors.
0, and a timer circuit 11 that constantly monitors the time from when the central processing unit 12 instructs the bus interface circuit 10 to send information to another processor until the bus interface circuit 10 starts sending information. It is determined whether the transmission is started within a certain period of time that does not interfere with the operation of the system after the central processing unit 12 instructs the transmission of information. As a result, if the time it takes to start sending information exceeds a certain period of time, the number of times the bus is used is reduced by holding back processing of new loads, and the system falls into an abnormally congested state. This eliminates the problem and allows the system to operate without any problems at all times.
以上説明した様に、本考案によればバスの待ち
合せ時間が一定時間を越えないか否かを確認する
ことにより、異常輻湊状態を容易に検出すること
ができ、システムとしても負荷のアンバランスが
なくなる効果がある。 As explained above, according to the present invention, abnormal congestion can be easily detected by checking whether the bus waiting time does not exceed a certain time, and the system can also prevent load imbalance. It has the effect of disappearing.
第１図は本考案の原理を説明するプロセツサー
と負荷の関係図、第２図は第１図に示すプロセツ
サーのブロツク回路図である。
１〜４……プロセツサ、５……プロセツサ間情
報授受バス、６〜９……プロセツサ対応の負荷、
１０……バスインターフエイス回路、１１……タ
イマー回路、１２……中央処理装置。
FIG. 1 is a relationship diagram between a processor and a load to explain the principle of the present invention, and FIG. 2 is a block circuit diagram of the processor shown in FIG. 1. 1 to 4...Processor, 5...Inter-processor information exchange bus, 6 to 9...Processor compatible load,
10... bus interface circuit, 11... timer circuit, 12... central processing unit.
Claims (1)
通のバスを介して接続出来る構成の多重プロセツ
サシステムに於て、各プロセツサにバスインター
フエイス回路と中央制御装置、および一つのプロ
セツサから他方のプロセツサに情報を送出するた
めにバスが使用出来る様になるのを待ち合せ始め
てから一定時間を監視するタイマー回路とを設
け、その一定時間に送出が開始出来ない時、シス
テムに異常な負荷が加つていると判断することを
特徴とする異常輻湊検出装置。 In a multiprocessor system in which multiple processors can be connected via a common bus that exchanges information with each other, each processor has a bus interface circuit and a central control unit, and information is transmitted from one processor to another. A timer circuit is installed that monitors a certain period of time after waiting for the bus to become available for sending, and if sending cannot be started within that certain period of time, it is determined that an abnormal load is being applied to the system. An abnormal convergence detection device characterized by:
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16215681U JPS5866446U (en) | 1981-10-29 | 1981-10-29 | Abnormal convergence detection device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16215681U JPS5866446U (en) | 1981-10-29 | 1981-10-29 | Abnormal convergence detection device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5866446U JPS5866446U (en) | 1983-05-06 |
| JPS6225795Y2 true JPS6225795Y2 (en) | 1987-07-01 |
Family
ID=29954489
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16215681U Granted JPS5866446U (en) | 1981-10-29 | 1981-10-29 | Abnormal convergence detection device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5866446U (en) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51139224A (en) * | 1975-05-28 | 1976-12-01 | Hitachi Ltd | Computor occupation self-control system |
| JPS5582330A (en) * | 1978-12-18 | 1980-06-21 | Toshiba Corp | Common bus control unit |
-
1981
- 1981-10-29 JP JP16215681U patent/JPS5866446U/en active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51139224A (en) * | 1975-05-28 | 1976-12-01 | Hitachi Ltd | Computor occupation self-control system |
| JPS5582330A (en) * | 1978-12-18 | 1980-06-21 | Toshiba Corp | Common bus control unit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5866446U (en) | 1983-05-06 |
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