JPS58182737A - Information processor - Google Patents

Abstract

PURPOSE:To ensure high processing capacity, by reducing the load factor of a master processor and the using frequency of a common bus. CONSTITUTION:Plural, e.g., three input/output control processor units IPU1- IPU3 are connected to an execution control processor unit 100 via a high-speed bus 200. The unit 100 is formed by connecting a local memory 120, a control terminal device 130, a program loader 140 and a bus receiver driver 150 to the bus 200 to a processor 110 which performs exclusively the execution control and system control via a local bus. The memory 120 is divided into an execution control program region 121, an application program AP region 122 and a data buffer region 123 respectively.

Description

【発明の詳細な説明】 本発明は、情報処理装置の構成に関し、特に共通バスに
つながれた複数のプロセッサを肩する情報処理装置の回
路構成に関する。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to the configuration of an information processing device, and more particularly to the circuit configuration of an information processing device that supports a plurality of processors connected to a common bus.

従来、この種の情報処理装置の回路構成は、第１図で示
されるものが一般的であった。すなわちマスタプロセッ
サユニット（ＭＰＵ）１には、共通バス２を介して主メ
モリ（ＭＭ）３ならひにこれに対するダイレクトメモリ
アクセス（ＤＭＡ）機能を持たない入出力装置の制御部
ＩＯ，〜■ＯｎおよびＤＭＡ機能を持つ入出力装置の制
御部ＤＭＡ、、〜Ｉ）ＭＡｍによる回路構成である。マ
スタプロセッサユニット１はこれに接続きれた各装置の
制御および共通バス２の管理を行なうマイクロプロセッ
サｌｌと、これにローカルバス１２を介して接続された
ローカルメモリ１３および共通バス２とローカルバス１
２とのテーク転送を行なうバス・レシーバ・ドライバ（
Ｒ１）Ｖ）＋４とを有している。０数の入出力装置の制
御部を動作させるアプリケーションプログラムおよび実
行管理プログラムは主メモリ３に格納されている。ＤＭ
Ａ１能を持つ入出力装置の制御部１）ＭＡ、〜１）ＭＡ
ｍは、マスタプロセッサｌを介さないで主メモリ３に山
襞アクセスし、必要なテークを制御部■Ｏｎに出力する
処理を例にとって説明する。すなわち開側１部ＩＯ，に
はディスク装置が、制御部ＩＯ，にはプリンタが接続さ
れていて、ディスク装置に記憶されているデータ全プリ
ントアウトする処理を考える。１ずマスタプロセッサ１
は、王メモリ３から制御部ＩＯ，が実行すべきディスク
装置のロードおよび内存のサーチ、ディスク装置からの
内容の記憶などのためのアプリケーションプログラムお
よび実行管理プログラムを引き取シ、一時ローカルメモ
リ１３に収納する。収納が終わると制御５ＩＯ１を指定
してその内容を共通バス２を介して転送する。実行プロ
グラムが得られた制御部Ｉ０１は、それに従ってディス
ク装置の起動、必要データのサーチ、その読み出しおよ
び記憶などを行ない、プログラム実行が終了するとマス
タプロセッサ１に割込みをかける。マスタプロセッサＩ
Ｆｉ、これが制御部ＩＯ，からの信号であることを検出
し、制御部■０．が実行して得たデータを、次に、メイ
ンプロセッサｌは、プリンタを動作さゼるためのプログ
ラムを主メモリ３から共通バス２を介して増り出し、ロ
ーカルメモリ１３に収納し、収納が終わると制御部Ｉ　
Ｏｎに送出する。こｊ、によって制御部ＩＯｎは、プリ
ンタの制＠ｊが可能となる。次にメインプロセッサｌは
、先にデータバッファに収納されたデータを制御部ｌ０
ｎｌ指定して、共通バス２を介して送出する。制御部Ｉ
Ｏ。Conventionally, the circuit configuration of this type of information processing apparatus has generally been as shown in FIG. That is, a master processor unit (MPU) 1 has a main memory (MM) 3 via a common bus 2, and a control unit IO, ~■On and This is a circuit configuration including control units DMA, . . . , I) MAm of an input/output device having a DMA function. The master processor unit 1 includes a microprocessor 11 that controls each device connected to it and manages a common bus 2, a local memory 13 connected to it via a local bus 12, a common bus 2, and a local bus 1.
A bus receiver driver (
R1)V)+4. Application programs and execution management programs that operate the control units of the zero input/output devices are stored in the main memory 3. DM
Control unit of input/output device with A1 function 1) MA, ~1) MA
An example of processing will be explained in which m accesses the main memory 3 without going through the master processor l and outputs the necessary take to the control unit ■On. In other words, consider a process in which a disk device is connected to the first open side IO, a printer is connected to the control section IO, and all data stored in the disk device is printed out. 1zu master processor 1
The control unit IO takes over the application program and execution management program for loading the disk device, searching internally, storing contents from the disk device, etc. to be executed by the control unit IO from the main memory 3, and temporarily stores them in the local memory 13. do. When storage is completed, the control 5IO1 is designated and the contents are transferred via the common bus 2. The control unit I01, which has obtained the execution program, starts up the disk device, searches for necessary data, reads and stores it, etc., and interrupts the master processor 1 when the program execution is completed. Master processor I
Fi detects that this is a signal from the control unit IO, and the control unit ■0. Next, the main processor l extracts a program for operating the printer from the main memory 3 via the common bus 2, stores it in the local memory 13, and stores it in the local memory 13. When finished, control section I
Send on. This allows the control unit IOn to control the printer. Next, the main processor l transfers the data previously stored in the data buffer to the control unit l0.
Specify nl and send it out via common bus 2. Control part I
O.

では、＋１１次送られてくるデータを、実行プログラム
に従ってプリンタにプリントアウトし、実行を終えると
マスタプロセッサに割込みをがｒｆこれを知らせる。マ
スタプロセッサは、この信号が制御部ＩＯ，からのもの
であることを検知することによって、一連の動作終了を
知る。Then, the +11th data sent is printed out to the printer according to the execution program, and when the execution is finished, an interrupt is sent to the master processor to notify it. The master processor knows that the series of operations has ended by detecting that this signal is from the control unit IO.

以上の動作例から、実行プログラムおよびデータの転送
には必すマスタプロセッサ１が介在し、一度マスクプロ
セッサ１のローカルバスに収納されてから他の（ロ）路
へ転送されていることがわかる。From the above example of operation, it can be seen that the master processor 1 is necessarily involved in the transfer of the execution program and data, and that the data is once stored in the local bus of the mask processor 1 and then transferred to another path.

従ってマスタプロセッサｌの負荷率および共通バス２の
使用頻度は非常に高いものとなる。複数の実行動作が並
列して行なわれるこの柚の装置では、マスタプロセッサ
ｌおよび共通バス２の使用頻腿は更に高ま勺、このよう
に構成された情報処理装置の処理能力を制約する一因と
なっていた。Therefore, the load factor of the master processor 1 and the frequency of use of the common bus 2 are extremely high. In this device, where multiple execution operations are performed in parallel, the master processor 1 and the common bus 2 are used even more frequently, which is one of the factors that limits the processing capacity of the information processing device configured in this way. It became.

従って、本発明の目的は、マスタプロセッサの負荷率お
よび共通バスの使用頻度を低減させて、高い処理能力を
持つ情報処理装置ｔを提供することにある。Therefore, an object of the present invention is to provide an information processing device t having high processing capacity by reducing the load factor of the master processor and the frequency of use of the common bus.

本発明によれば、ローカルメモリ内に実行プログラムを
格納し、システム管理を行なう実行管理プロセッサユニ
ットと、これに共通バスを介して接続された入出力制御
プロセッサを鳴し１つ前記実行プログラムによって動作
する人出力制御プロセッサユニットとを具備することを
特徴とする情報処理装置が得られる。According to the present invention, an execution management processor unit that stores an execution program in a local memory and performs system management, and an input/output control processor connected to this unit via a common bus are operated by the execution program. There is obtained an information processing apparatus characterized in that it is equipped with a human output control processor unit.

次に本発明の一実施例を示す図面を１照して本発明の詳
細な説明する。Next, the present invention will be described in detail with reference to the drawings showing one embodiment of the present invention.

第２図において、検数、例えば３個の人出力制御プロセ
ッサユニットＩＰＵｉ〜ＩＰＩＪ３は、高速バス（ｆ−
ＩＢＵＳ　）　２００を介して実行管理プロセッサユニ
ッ）　（ＥＰＵ）１００に接続されている。実行管理プ
ロセッサユニットｌｏ　ｏ　Ｆｉｘ実行管理、システ５
− ム管理を専用とするプロセッサ（ＥＰ）ｌｉｏにローカ
ルバスを介してローカルメモリ（ＬＭ）１２０．　操作
用端末＆（ＯＰ）１３０、ブロク７　ｍ　１０−　タ’
　（ＬＤＲ，）１４０および高速バス２００へのバスレ
シーバドライバ（Ｒ■）■１）１５ｏを接続して構成さ
れている。In FIG. 2, a high-speed bus (f-
It is connected to an execution management processor unit (EPU) 100 via an IBUS 200. Execution management processor unit lo o Fix execution management, system 5
- a local memory (LM) 120 .through a local bus to a processor (EP) lio dedicated to system management; Operation terminal & (OP) 130, block 7 m 10-ta'
(LDR, ) 140 and a bus receiver driver (R■)■1) 15o to the high-speed bus 200 are connected.

ローカルメモリ１２０Ｆｉ、実行管理プログラム（ＥＸ
ＥＣ）領域１２１、アプリケーションプログラム（ＡＰ
）領域１２２およびデータバッファ（ＤＢ）領域１２３
の３領域に区分されている。また、データバッファ１２
３の内容を直接高速バスに送出できるように迂回路とパ
スレシーバドライバ（ＲＤＶ２　）　１６０が設けられ
ている。Local memory 120Fi, execution management program (EX
EC) area 121, application program (AP
) area 122 and data buffer (DB) area 123
It is divided into three areas. Also, the data buffer 12
A detour and path receiver driver (RDV2) 160 is provided so that the contents of No. 3 can be sent directly to the high-speed bus.

＾油バス２００にパスレシーバドライバ（ｌ（Ｊ）Ｖ）
を介して接続された複数の人出方制伺１プロセッサユニ
ット■ＰＵｌ〜ＩＰＵ３は、それぞれローカルバスに接
続された入出力制御を専用とするプロセッサ（ＩＯＰ）
、ローカルメモリ（ＬＭ）および入出力装置の制御部（
■０）を有している。史に関連バス２０゜には、高速バ
スのデータ転送を管理するバスコントローラ（ＢＵＳＣ
）３００が設けられている。また６− 高速処理を必要としないデータなどを格納してこのシス
テム全体のメモリ容ｉｔｆ増大させるための拡張メモリ
４００’ｅ配置することもできる。^Pass receiver driver (l(J)V) on oil bus 200
A plurality of processor units PUl to IPU3 are connected to a local bus and are dedicated processors (IOPs) for input/output control.
, local memory (LM) and input/output device control unit (
■It has 0). The bus 20° is equipped with a bus controller (BUSC) that manages data transfer on the high-speed bus.
) 300 are provided. Additionally, an expansion memory 400'e may be provided to store data that does not require high-speed processing and to increase the memory capacity of the entire system.

以上のように構成されたシステムにおいて、実行管理プ
ロセッサ１００のメモリ空間は、物理的には実行管理プ
ロセッサユニッｌ−１００および複数の入出力制御プロ
セッサユニット内のローカルメモリに分散するが、論理
的には実行管理プロセッサユニット１００の連続するメ
モリ空間と定義する。これをメモリ空間の割当てを示す
第３図を用いて説明する。この場合、実行管理プロセッ
ザユニットのメモリアドレス空間は１Ｍバイトである。In the system configured as described above, the memory space of the execution management processor 100 is physically distributed in local memories within the execution management processor unit 1-100 and the plurality of input/output control processor units, but logically it is is defined as a continuous memory space of the execution management processor unit 100. This will be explained using FIG. 3 which shows memory space allocation. In this case, the memory address space of the execution management processor unit is 1 Mbyte.

この例ではメモリ空間’ｅ６４にバイトに分けてＢＡ、
ＮＫと呼んでいる。実行管理プロセッサユニットのロー
カルメモリ空間は、ＢＡ　ＮＫ、０−ＢＡＮＫ　１１で
実行管理プログラム、アプリケーションプログラムおよ
びデータバッファのメモリアドレス空間より成る。入出
力制御プロセッサユニッ）ＩＰＵｌ〜ＩＰＵ３は各々Ｉ
ＢＡＮＫのメモリアドレス空間を持ち、これは実行管理
プロセッサユニットのアドレス空間でもあシ、かつ入出
力制御プロセッサユニット内の入出力制御プロセッサの
アドレス空間でもある。In this example, BA is divided into bytes in memory space 'e64,
I call him NK. The local memory space of the execution management processor unit consists of the memory address space of an execution management program, an application program, and a data buffer in BANK, 0-BANK 11. Input/output control processor units) IPU1 to IPU3 are each I
It has a memory address space of BANK, which is also the address space of the execution management processor unit and the address space of the input/output control processor in the input/output control processor unit.

拡張メモリ（ＥＭ）は、このシステムにメモリ空間を拡
張して配置できることを示すものであり、これをアクセ
スする時は実行管理プロセッサユニットがＢＡ、ＮＫ　
ＥＬＯＣＫを１に切替えて直接アクセスするかまたは高
速バス２００およびバスレシーバドライバ１６０’ｅ介
したデータバッファ１２３と拡張メモリ間のデータ転送
を指示することによって使用できる。Extended memory (EM) indicates that the memory space can be expanded and arranged in this system, and when accessing this, the execution management processor unit uses BA, NK
It can be used by switching ELOCK to 1 for direct access or by instructing data transfer between data buffer 123 and extended memory via high speed bus 200 and bus receiver driver 160'e.

すなわち、第３図において、領域Ａは実行管理プロセッ
サユニッ）ＥＰＵのローカルメモリ空間Ｂはイタスター
ナルメモリ空間、ＣはＥＰｔＪが面接アドレッシングで
きる空間、Ｄは拡張メモリ空間である。That is, in FIG. 3, area A is the local memory space of the execution management processor unit (EPU), B is the external memory space, C is the space where EPtJ can be addressed face-to-face, and D is the expanded memory space.

次にｍ４図を参照してバスコントローラ３００の機能お
よび入出力制御信号について説明する。Next, the functions and input/output control signals of the bus controller 300 will be explained with reference to diagram m4.

マツピングテコーダ３１０は、実行管理プロセッサＥＰ
Ｕおよび入出力制御プロセッサＩＰＵＩ〜ＩＰｔＪ３か
らの高速バス使用要求ＢＲＱＥおよびＢ几Ｑ１〜３、バ
ースト転送とワード転送とのモード指示信号Ｂ　Ｕ　Ｒ
Ｓ　’１”　ＥおよびＢＵＲ８’ｌ”ｔ〜３、転送不可
または転送中断を知らせる信号Ｂ　Ｕ　８　Ｙ　Ｅおよ
びＢＵＳＹ　１〜３を受け、高速バス使用の優先順位に
従って、実行管理プロセッサＥＰＵおよび入出力制御プ
ロセッサＩＰ０１〜１ＰＬＩ３に高速バスの使用許可信
号ＨＡＣＫＥおよびＢＡＣＫ　１〜３を出力回路３２０
から送出する。また、このバスコントローラは、一定時
間ごとに実行されるべき各ローカルメモリのリフレッシ
ュを行なう機能も付加されている。すなわチ、す７レツ
ゾユタイマーを含むリフレツ７ユ要求回路３３０からの
り７レツゾユタイミングを得て、出力回路３２０はリフ
レッシュ要求信号Ｒ，ＥＦＲＱを高速バスを介して各ロ
ーカルメモリに送出する。さらに出力回路３２０は、バ
スの転送速度を制御するための転送単位時間を示すクロ
ック信号ＢＣＬＫも供給する。尚、このシステムにおけ
る高速バス使用の優先順位は、メモリリフレッシュ、各
入出力制御プロセッサＩＰＵＩ、ＩＰＵ２゜９− ＩｒＯ２、実行管理プロセッサの１１１１となっている
。The mapping Tecoder 310 is an execution management processor EP.
High-speed bus usage requests BRQE and B-Q1-3 from U and input/output control processors IPUI-IPtJ3, burst transfer and word transfer mode instruction signals BUR
In response to the signals B U 8 Y E and BUSY 1 to 3 indicating that transfer is impossible or interrupted, the execution management processor EPU and input/output are controlled according to the priority of high-speed bus use. A circuit 320 that outputs high-speed bus use permission signals HACKE and BACK 1 to 3 to the control processors IP01 to IP01 to PLI3.
Send from. This bus controller also has an added function of refreshing each local memory, which should be performed at regular intervals. That is, the output circuit 320 obtains the refresh timing from the refresh request circuit 330, which includes the refresh timer, and sends the refresh request signals R and EFRQ to each local memory via the high-speed bus. Furthermore, the output circuit 320 also supplies a clock signal BCLK indicating a transfer unit time for controlling the transfer speed of the bus. The priority order of high-speed bus use in this system is 1111 for memory refresh, each input/output control processor IPUI, IPU29-IrO2, and execution management processor.

次に、以上のように構成されたシステムの動作の一例に
ついて、前述と同様に入出力制御プロセッサユニットＩ
ＰＵＩの入出力機器の制御部（ＩＯＩ）５３０から入力
したデータをプロセッサＩＰＵ３の制御部（ＩＯり７３
０へ出力する処理について第２図を径間して説明する。Next, regarding an example of the operation of the system configured as described above, the input/output control processor unit I
The data input from the input/output device control unit (IOI) 530 of the PUI is sent to the control unit (IOI 73) of the processor IPU3.
The process of outputting to 0 will be explained with reference to FIG.

まず、集村管理プロセッサ（ＥＰ）１１０はローカルメ
モリ１２０のアプリケーションプログラム１２２をフェ
ッチし、入出力開側１プロセッサユニットＩＰＵＩに対
するコマンドであることを知り、実用管理プログラム１
２１の制御のもとにデータバス１２３内の指定の受渡し
１ｈ報エリアにコマンドおよびパラメータをセットする
。次にＩＰＵＩのローカルメモリ５２０のアドレス（Ｈ
ＡＮＫ１２）ｅ指定してバスコントローラ３００にバス
使用要求信号Ｂ）ＬＱＥ　’ｉ発行する。バスコントロ
ーラ３００は、信号ＨＲ，ＱＢを受け、他からのバス使
用要求信号が出されていなく、かつＩＰＵＩのビジー信
号ｔｓｕｓｙ１がオフであれは、実行宮理プロセッサ（
ＥＰ）１１０ｉｏ− に対してバス使用許可信号ＢＡＣＫＥを返す。Ｅｌ）Ｕ
ｌｏｏはこれを受け、まずバースト転送を指定する信号
Ｂｕａｓ’ｒ　Ｅを発した彼、パスレ７−バドライバ１
６０’ｌｔ介して、データバッファ１２３の内容１ＩＰ
Ｕｌにバースト転送する。First, the village management processor (EP) 110 fetches the application program 122 from the local memory 120, learns that it is a command for the input/output open side 1 processor unit IPUI, and then fetches the application program 122 from the local memory 120.
21, commands and parameters are set in the specified delivery 1h information area within the data bus 123. Next, the IPUI local memory 520 address (H
ANK12) e is specified and a bus use request signal B) LQE 'i is issued to the bus controller 300. The bus controller 300 receives the signals HR and QB, and if no other bus request signal is issued and the IPUI busy signal tsusy1 is off, the execution processor (
EP) 110io- returns a bus use permission signal BACKE. El)U
In response to this, loo first issued a signal Buas'r E specifying burst transfer, and the path server driver 1
60'lt, the contents of the data buffer 123 1IP
Burst transfer to Ul.

ＩＰＵＩけ、そのローカルメモリ５２０の受渡し情報エ
リアにコマンドが転送されると起動し、パラメータに従
って入力装置の制御部５３０を入力状態にする。副側ｊ
部５３０の動作によって入力装置から得られたデータは
、ここで加工されローカルメモリに蓄えられる。１ＰＵ
１では、コマンドで指定された処理が完了すると、コマ
ンド終了を知らせる情報を受渡し情報エリアにセットし
、Ｅｌ）Ｕに割込みをかける。割込み信号を受けたＥＰ
Ｕは、その発生諒ヲ判別し、前と同様にバスコントロー
ラ３００にバス使用要求ＢＲＱＥを発行し、使用許可Ｈ
ＡＣＫＥを受取ると、Ｉ　Ｐ、Ｕ　１からコマンド終了
を知らせる情報を受取る。入力コマンドが正常に終了し
ていれは、アプリケーションプログラム１２２７にフェ
ッチし、ＩＰＵＩからｌＰ［Ｊ３にデータを転送するコ
マンドであることを知り、前回と同様にＩＰＵＩに対し
て、ローカルメモリ５２０に格納したデータ１ＩＰＵ３
に転送するコマンドを送る。The IPUI starts when a command is transferred to the delivery information area of its local memory 520, and puts the control section 530 of the input device into an input state according to the parameters. Vice side j
Data obtained from the input device through the operation of section 530 is processed here and stored in local memory. 1PU
1, when the process specified by the command is completed, information indicating the end of the command is set in the transfer information area, and an interrupt is made to El)U. EP that received an interrupt signal
U determines the reason for the occurrence, issues a bus usage request BRQE to the bus controller 300 as before, and grants usage permission H.
Upon receiving ACKE, it receives information from IP and U1 informing it that the command has ended. If the input command completes normally, it is fetched into the application program 1227, and knowing that it is a command to transfer data from IPUI to IPJ3, it is stored in local memory 520 for IPUI as before. Data 1IPU3
Send a command to transfer to.

ＩＰＴｈはこの命令に基き、バスコントローラ３００に
入出力制御プロセッサ（ＩＯＰ、）　５１０からＩＰＵ
３のローカルメモリ７２ＭＨＡ−［１４：＋を指定した
）くス使用要求ＢＲＱＩを発行し、許可信号に３Ａ、Ｃ
Ｋ　ｌを受取ると、転送モードをバースト転送に切挾え
る信号ＨＵＲ８Ｔｌの送出後、ローカルメモリ７２０に
ローカルメモリ５２０の内容全バースト転送する。Based on this instruction, the IPTh transfers the input/output control processor (IOP) 510 from the bus controller 300 to the IPU
Local memory 72MHA-[14:+] of 3 is issued as a request to use the space BRQI, and the permission signal is 3A, C.
Upon receiving Kl, the entire contents of the local memory 520 are transferred to the local memory 720 in a burst after sending a signal HUR8Tl that switches the transfer mode to burst transfer.

１ＰＵ１ｉｊ転送が完了すると、ＥＰＵｌｏｏ　に対し
て割込みをかける。ＥＰＵｌｏｏはＩＰＵＩの終了情報
をチェックして正常ならば、次のアプリケーションプロ
グラムをフェッチし、そのコマンドがＩＰＵ３に対する
出力コマンドであること全知る。When the 1PU1ij transfer is completed, an interrupt is issued to EPUloo. EPUloo checks the IPUI termination information and if it is normal, fetches the next application program and knows that the command is an output command for the IPU3.

従って前回同様の方法でＩＰＵ３に対してコマンドおよ
びパラメータヲバスコントローラ３００の制御のもとに
バースト転送する。ＩＰＵ３は、これかローカルメモリ
７２０に転送されることにより起動され、パラメータに
１９０−カルメモリ７２０のデータを出力機器の制御部
７３０で加工するなどしてこれに接続された出力機器に
出力させる。Therefore, in the same manner as last time, the commands and parameters are transferred in bursts to the IPU 3 under the control of the bus controller 300. The IPU 3 is activated by transferring the data to the local memory 720, processes the data in the 190-local memory 720 as a parameter by the control unit 730 of the output device, and outputs the data to the output device connected thereto.

出力動作が完了すると終了悄＠をセットしてＥＰＵｌｏ
ｏに対して割込みをかける。このようにして一連の動作
が実行される。When the output operation is completed, set the end @ and EPUlo.
Interrupt o. A series of operations are executed in this manner.

以上の動作説明では、ＥＰＵ　１００のコマンドおよび
パラメータの転送を、データバッファ１２３からバスレ
シーバドライバ１６０　ｋ介したバースト転送としたか
、パラメータが少ない時やＩＰＵの状態を監″ｉ＊、−
する時は、データバッファ１２３を使用しないでプロセ
ッサ（ＥＰ）１１Ｏからのバスレ７−バドライバ１５０
．’ｅ介してのプログラム転送とすることもできる。In the above operation explanation, commands and parameters of the EPU 100 are transferred from the data buffer 123 to the bus receiver driver 160k in burst transfer, or when there are few parameters or when the IPU status is monitored.
When doing so, the data buffer 123 is not used and the bus lever driver 150 from the processor (EP) 11O
．． It is also possible to transfer the program via 'e.

捷だ、　ＩＩ）ＵｌからＩＰＵａへのデータのバースト
転送中に、ＩＰＵ３の別の制御部（図示せず）から入出
力制御プロセッサ（ＩＯＰｓ）７１０に対して割込みが
入り、この処理を実行しないとデータロストが起こる場
合などバースト転送を中断したい場合がある。この時プ
ロセッサ（Ｉ　０Ｐｓ）　７１０は、バスコントローラ
３００に対して信号ＢＵＳＹａを送る一１３＝ ことにより、バスコントローラ３００は許可信号ＢＡＣ
ＫＩをオフし、これによってＩＰＵＩからのデータ転送
を一時待たせることができる。その他、初期状態におけ
る各ＩＰＵ内のローカルメモリへのプログラムロードも
データパッファ金介してバースト転送により高速にロー
ドできる。II) During the burst transfer of data from Ul to IPUa, an interrupt is generated from another control unit (not shown) in IPU3 to input/output control processors (IOPs) 710, and this process must be executed. There are cases where you want to interrupt burst transfer, such as when data is lost. At this time, the processor (I0Ps) 710 sends a signal BUSYa to the bus controller 300.
By turning off KI, data transfer from IPUI can be temporarily suspended. In addition, the program can be loaded into the local memory in each IPU in the initial state at high speed by burst transfer via the data buffer.

本発明は以上説明したように、実行管埋プロセッサは入
出力制御プロセッサユニット内の処理とは分離されてお
り、高速バスのデータ転送による競付からの待時間を浪
費することがなく、効率良くアプリケーションプログラ
ムの実行管理や操作卓の管理および割込処理等のシステ
ム管理に専念できる。また高速バス＋のデータ転送は指
定メモリエリア間のデータ移動に単純化され、かつバー
スト転送機能も治しているので高速のデータ転送が行な
え、情報処理装置の処理能力を向上させる効果かめる。As explained above, in the present invention, the execution embedded processor is separated from the processing in the input/output control processor unit, and there is no wastage of waiting time due to contention due to data transfer on the high-speed bus. You can concentrate on system management such as application program execution management, operation console management, and interrupt processing. Furthermore, data transfer on the high-speed bus+ is simplified to data movement between specified memory areas, and the burst transfer function is also fixed, so high-speed data transfer can be performed and the processing capacity of the information processing device can be improved.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は従来の情報処理装置の検数を示す図、１４− 第２図は本発明の一実施例を示すブロック図、第３図は
メモリ空間の割当てを示す図、第４図はバスコントロー
ラの機能ブロック図である。 ］、　ＯＯ・・・・・・実イ１管理プロセッサユニット
、１１０・・・・・・実行管理プロセッサ、１２０・・
・・・・ローカルメモ’Ｊ、ＩＦ１０，１６０・・・・
・・パスレシーバドライバ、→二 ２００高速バス、３００・・・・・・バスコントローラ
、ＩＰＵＩ、ＩＰＵ２．ＩＰＵ３・・・・・・入出力制
御プロセッサユニット、５１０，７１０・・・・・・入
出力制御プロセッサ。 ５２０．７２０・・・・・ローカルメモリ、５３０，７
３０・・・・・・入出力機器の制御部。FIG. 1 is a diagram showing the counting of a conventional information processing device, 14-FIG. 2 is a block diagram showing an embodiment of the present invention, FIG. 3 is a diagram showing memory space allocation, and FIG. 4 is a diagram showing the bus FIG. 3 is a functional block diagram of a controller. ], OO... Actual 1 management processor unit, 110... Execution management processor, 120...
...Local Memo 'J, IF10,160...
...Pass receiver driver, →2200 high-speed bus, 300...Bus controller, IPUI, IPU2. IPU3... Input/output control processor unit, 510, 710... Input/output control processor. 520.720...Local memory, 530,7
30...Control unit of input/output equipment.

Claims (1)

【特許請求の範囲】[Claims] 実行プログラムを有する実行管理プロセッサユニットと
、前記実行管理プロセッサユニットに共通バスを介して
接続された入出力制御プロセッサを有し且つ前記実行プ
ログラムによって動作する入出力制御プロセッサユニッ
トとを具備することを特徴とする情報処理装置。It is characterized by comprising an execution management processor unit having an execution program, and an input/output control processor unit having an input/output control processor connected to the execution management processor unit via a common bus and operated by the execution program. Information processing equipment.