JPS62256461A - ピングリツドアレイ - Google Patents
ピングリツドアレイInfo
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- JPS62256461A JPS62256461A JP10002086A JP10002086A JPS62256461A JP S62256461 A JPS62256461 A JP S62256461A JP 10002086 A JP10002086 A JP 10002086A JP 10002086 A JP10002086 A JP 10002086A JP S62256461 A JPS62256461 A JP S62256461A
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Links
- 239000004065 semiconductor Substances 0.000 claims abstract description 31
- 239000000758 substrate Substances 0.000 abstract description 39
- 239000012778 molding material Substances 0.000 abstract description 6
- 229920005989 resin Polymers 0.000 abstract description 6
- 239000011347 resin Substances 0.000 abstract description 6
- 239000012212 insulator Substances 0.000 abstract description 4
- 238000000034 method Methods 0.000 abstract 1
- 238000000465 moulding Methods 0.000 description 11
- 239000004642 Polyimide Substances 0.000 description 4
- 229920001721 polyimide Polymers 0.000 description 4
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 3
- 229910052802 copper Inorganic materials 0.000 description 3
- 239000010949 copper Substances 0.000 description 3
- 239000004593 Epoxy Substances 0.000 description 2
- XEEYBQQBJWHFJM-UHFFFAOYSA-N Iron Chemical compound [Fe] XEEYBQQBJWHFJM-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 238000005553 drilling Methods 0.000 description 2
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 2
- 239000010931 gold Substances 0.000 description 2
- 229910052737 gold Inorganic materials 0.000 description 2
- 238000001746 injection moulding Methods 0.000 description 2
- 229920003002 synthetic resin Polymers 0.000 description 2
- 239000000057 synthetic resin Substances 0.000 description 2
- 229920005992 thermoplastic resin Polymers 0.000 description 2
- 241000270722 Crocodylidae Species 0.000 description 1
- 229910018499 Ni—F Inorganic materials 0.000 description 1
- ISWSIDIOOBJBQZ-UHFFFAOYSA-N Phenol Chemical compound OC1=CC=CC=C1 ISWSIDIOOBJBQZ-UHFFFAOYSA-N 0.000 description 1
- 239000004695 Polyether sulfone Substances 0.000 description 1
- 239000004734 Polyphenylene sulfide Substances 0.000 description 1
- 239000000853 adhesive Substances 0.000 description 1
- 230000001070 adhesive effect Effects 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 238000003491 array Methods 0.000 description 1
- 238000005452 bending Methods 0.000 description 1
- 239000000919 ceramic Substances 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- LNNWVNGFPYWNQE-GMIGKAJZSA-N desomorphine Chemical compound C1C2=CC=C(O)C3=C2[C@]24CCN(C)[C@H]1[C@@H]2CCC[C@@H]4O3 LNNWVNGFPYWNQE-GMIGKAJZSA-N 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- 238000009713 electroplating Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000003822 epoxy resin Substances 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 239000003292 glue Substances 0.000 description 1
- 229910052742 iron Inorganic materials 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 229910001092 metal group alloy Inorganic materials 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 239000003973 paint Substances 0.000 description 1
- 238000007747 plating Methods 0.000 description 1
- 229920000647 polyepoxide Polymers 0.000 description 1
- 229920000728 polyester Polymers 0.000 description 1
- 229920006393 polyether sulfone Polymers 0.000 description 1
- 229920000069 polyphenylene sulfide Polymers 0.000 description 1
- -1 polysal-7one Polymers 0.000 description 1
- 229920001296 polysiloxane Polymers 0.000 description 1
- 238000004080 punching Methods 0.000 description 1
- 229910000679 solder Inorganic materials 0.000 description 1
- 150000003457 sulfones Chemical class 0.000 description 1
- 229920001187 thermosetting polymer Polymers 0.000 description 1
- 238000001721 transfer moulding Methods 0.000 description 1
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-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
- H05K3/306—Lead-in-hole components, e.g. affixing or retention before soldering, spacing means
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
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- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
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- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
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- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
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- H01L2924/15312—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a pin array, e.g. PGA
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- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
- H05K2201/10431—Details of mounted components
- H05K2201/10568—Integral adaptations of a component or an auxiliary PCB for mounting, e.g. integral spacer element
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- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
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- H05K2201/10613—Details of electrical connections of non-printed components, e.g. special leads
- H05K2201/10621—Components characterised by their electrical contacts
- H05K2201/10704—Pin grid array [PGA]
-
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[技術分野]
本発明は、ICパッケーノなどにおけるピングリッドア
レイに関するものである。
レイに関するものである。
「背景技術」
ICなど半導体のパッケージにおいて素子の高機能化、
高密度化に伴うI10数増加や、高速度化に従ってのリ
ード艮の短縮化などのス・1応として、チップを実装す
る基板の裏面に外部への電気接続用ピンとなるピンを設
けたピングリッドアレイ(PGAと略称される)が実用
化されている。このピングリッド7レイは基板の裏面の
全面を利用して多数のピンを突設するようにしたもので
、ピン゛を機器の実装基板(マザーボード)に設けたソ
ケットやスルーホール等に差し込むことによって、マザ
ーボードへの取り付けをおこなうことができる。
高密度化に伴うI10数増加や、高速度化に従ってのリ
ード艮の短縮化などのス・1応として、チップを実装す
る基板の裏面に外部への電気接続用ピンとなるピンを設
けたピングリッドアレイ(PGAと略称される)が実用
化されている。このピングリッド7レイは基板の裏面の
全面を利用して多数のピンを突設するようにしたもので
、ピン゛を機器の実装基板(マザーボード)に設けたソ
ケットやスルーホール等に差し込むことによって、マザ
ーボードへの取り付けをおこなうことができる。
すなわち、15図に示すように基板2を例えば厚み1.
0IIII程度のガラス基材エポキシ樹脂積層板やプラ
ス基材ポリイミド樹m積層板などで形成し、基板2の表
面に回路12を設けると共に基板2にドリルなどで穿孔
したピン孔8に直径0 、5 ml11程度のピン3の
頭部を圧入等することによって多数のピン3を基板2か
ら突出させた状態で固着して、ピングリッドアレイAを
作成するようにするものである。
0IIII程度のガラス基材エポキシ樹脂積層板やプラ
ス基材ポリイミド樹m積層板などで形成し、基板2の表
面に回路12を設けると共に基板2にドリルなどで穿孔
したピン孔8に直径0 、5 ml11程度のピン3の
頭部を圧入等することによって多数のピン3を基板2か
ら突出させた状態で固着して、ピングリッドアレイAを
作成するようにするものである。
そしてこのように形成されるピングリッドアレイ八にあ
って半導体チップ1と各ピン3とを電気的に接続するに
あたっては、第6図に示すように基板2に回路12を放
射状に形成し、この各回路12に各ピン3を接続すると
共に、半導体チップ1に対向する各回路12の端部であ
るインナーリード部7と半導体チップ1との闇にワイヤ
ーボンディングなどを施すことによっておこなわれる。
って半導体チップ1と各ピン3とを電気的に接続するに
あたっては、第6図に示すように基板2に回路12を放
射状に形成し、この各回路12に各ピン3を接続すると
共に、半導体チップ1に対向する各回路12の端部であ
るインナーリード部7と半導体チップ1との闇にワイヤ
ーボンディングなどを施すことによっておこなわれる。
しかし、I10数の増加に伴ってピン3の数が増加する
と回路12の本数も同様に増加してくることになるが、
このように回路12の本数が増加するとf:tfJ7図
のように半導体チップ1と接続すべき端部であるインナ
ーリード部7の間隔dが非常に狭くなってくる。従って
機械能力の限界で回路12の形成やワイヤーボンディン
グなどの加工が非常に困難になったり、またワイヤー同
士が接触したりするという問題が生じるものである。そ
こでインナーリード部7の間隔を広くするために、イン
ナーリード部7を半導体千7ブ1に対して後退させるよ
うにすることがなされているが、このようにするとイン
ナーリード部7と半導体チップ1との距離が大きくなり
、長いワイヤーを張る必要があってやはりワイヤー同士
の接触という問題が生じると共に電気伝搬速度の遅延の
問題が生じることになるものである。
と回路12の本数も同様に増加してくることになるが、
このように回路12の本数が増加するとf:tfJ7図
のように半導体チップ1と接続すべき端部であるインナ
ーリード部7の間隔dが非常に狭くなってくる。従って
機械能力の限界で回路12の形成やワイヤーボンディン
グなどの加工が非常に困難になったり、またワイヤー同
士が接触したりするという問題が生じるものである。そ
こでインナーリード部7の間隔を広くするために、イン
ナーリード部7を半導体千7ブ1に対して後退させるよ
うにすることがなされているが、このようにするとイン
ナーリード部7と半導体チップ1との距離が大きくなり
、長いワイヤーを張る必要があってやはりワイヤー同士
の接触という問題が生じると共に電気伝搬速度の遅延の
問題が生じることになるものである。
[発明の目的]
本発明は、上記の点に鑑みて為されたものであり、回路
を半導体チップに対して後退させる必要なく回路のイン
ナーリード部の間隔を広く確保することができるピング
リッドアレイを提供することを目的とするものである。
を半導体チップに対して後退させる必要なく回路のイン
ナーリード部の間隔を広く確保することができるピング
リッドアレイを提供することを目的とするものである。
〔発明の開示1
しかして本発明に係るピングリッドアレイは、半導体チ
ップ1を実装するだめの基板2の表面から多数本のピン
3を突出させ、半導体チップ1とピン3とを電気的に接
続する回路体4 at 4 b、 4 cを基板2に複
数層設けると共に各ピン3を一つの回路体4 at A
b−4cに接続して成ることを特徴とするものであり
、複数層の回路体4 a、 4 b、 4 cを設けて
回路を形成することによって、各回路体4a、 4 b
、 4 cに形成されるインナーリード@7の間隔を大
さく確保することができるようにしたものであって、以
下本発明を実施例により詳述する。
ップ1を実装するだめの基板2の表面から多数本のピン
3を突出させ、半導体チップ1とピン3とを電気的に接
続する回路体4 at 4 b、 4 cを基板2に複
数層設けると共に各ピン3を一つの回路体4 at A
b−4cに接続して成ることを特徴とするものであり
、複数層の回路体4 a、 4 b、 4 cを設けて
回路を形成することによって、各回路体4a、 4 b
、 4 cに形成されるインナーリード@7の間隔を大
さく確保することができるようにしたものであって、以
下本発明を実施例により詳述する。
第3図(勿論実物大を示すものではない)は本発明の一
実施例を示すもので、基板2は合成樹脂成形材料を射出
成形やトランス7T−成形などで成形することによって
成形品として作成される。そしてこのように基@2を成
形する際にピン3の基部を基板2内に埋入させるように
インサート成形することによって基板2に多数本のピン
3を平行に取り付けるようにしである。このようにイン
サート成形でピン3を取り付けることができるために、
基板2に孔を穿孔加工したりこの孔にピン3を圧入した
りする作業が不要になる。基板2を構成する合成樹脂と
しては、フェノール、エポキシ、シリコン、ポリイミド
などの熱硬化性樹脂や、ポリフェニレンサルファイド、
ポリサル7オン、ポリエーテルスルホン、ポリ7リール
スルホンなどの熱可塑性ムI脂を用いることができる。
実施例を示すもので、基板2は合成樹脂成形材料を射出
成形やトランス7T−成形などで成形することによって
成形品として作成される。そしてこのように基@2を成
形する際にピン3の基部を基板2内に埋入させるように
インサート成形することによって基板2に多数本のピン
3を平行に取り付けるようにしである。このようにイン
サート成形でピン3を取り付けることができるために、
基板2に孔を穿孔加工したりこの孔にピン3を圧入した
りする作業が不要になる。基板2を構成する合成樹脂と
しては、フェノール、エポキシ、シリコン、ポリイミド
などの熱硬化性樹脂や、ポリフェニレンサルファイド、
ポリサル7オン、ポリエーテルスルホン、ポリ7リール
スルホンなどの熱可塑性ムI脂を用いることができる。
実績的に信頼性のある面ではエポキシ樹脂を、また可撓
性や機械的強度、―゛(熱性の点からは後者の熱可塑性
樹脂を用いるのが好ましい。またピン3は軸方向全長に
亘って断面円形に形成されるものであり、その頭部とな
る基部には一対の円形の鍔24,2ζカC貫e+十で本
7.− 手 1 でPン 3 本、排廣2L−酌 n
イ寸けるにあたっては、成形金型にピン3をセットして
成形金型内に樹脂成形材料を射出成形やトランスファー
成形などで注入することによって、ピン3の基部を基板
2にインサートさせることでおこなうことができる。こ
のとき、ピン3の下側の鍔25は成形金型へのピン3の
セットの位置決めの作用をなし、またピン3の上側の鍔
241i基[2内に埋入されると共に下側の鍔25はそ
の下面が基板2の下面から露出する状態で埋入されるも
のであり、この鰐24,25の埋入によってピン3の基
部は基板2内に強固に保持され、ピン3の引き抜き強度
を高めることができると哄にピン3がぐらつくことを防
止することができる。
性や機械的強度、―゛(熱性の点からは後者の熱可塑性
樹脂を用いるのが好ましい。またピン3は軸方向全長に
亘って断面円形に形成されるものであり、その頭部とな
る基部には一対の円形の鍔24,2ζカC貫e+十で本
7.− 手 1 でPン 3 本、排廣2L−酌 n
イ寸けるにあたっては、成形金型にピン3をセットして
成形金型内に樹脂成形材料を射出成形やトランスファー
成形などで注入することによって、ピン3の基部を基板
2にインサートさせることでおこなうことができる。こ
のとき、ピン3の下側の鍔25は成形金型へのピン3の
セットの位置決めの作用をなし、またピン3の上側の鍔
241i基[2内に埋入されると共に下側の鍔25はそ
の下面が基板2の下面から露出する状態で埋入されるも
のであり、この鰐24,25の埋入によってピン3の基
部は基板2内に強固に保持され、ピン3の引き抜き強度
を高めることができると哄にピン3がぐらつくことを防
止することができる。
また、基板2には基板2に実装する半導体チップ1と各
ピン3とを結ぶ回路が形成されるが、本発明においては
複数層の回路体4a+4b14cを重ねて基板2に取り
付けることによって、回路形成をおこなう。回路体4
a、 4 b、 4 cとしては、例えば放射状に回路
12a、12b、12cをそれぞれ設けた絶縁体13a
、13b、13cによって形成することができる、各回
路体4 at 4 b、 4 cには第2図に示すよう
に回路12av1.2b、12cのランド部9の位置に
おいてピン孔10が穿設してあって、このピン孔10は
それぞれの回路体4 a、 4 b、 4 cにおいて
位置がずれるように設けてあり、またこのピン孔10に
対応して各回路体4 at 4 b−4cにはそれぞれ
ピン孔10より径の大きいばか孔であるピン通し孔11
が穿設しである。そして各回路体4 at 4 b、
4 cの回路12a、12b、12cはピン通し孔11
を迂回する配置で設けられろものであり、また各回路体
4 a、 4 b、 4 cの中央部には半導体チップ
1を納めるために開口部15が設けてありで、回路12
a、1213,12(!のこの開口部15 (1111
の端部部分であるインナーリードff1S7は上下に隣
合う回路体4 a、 4 b+ 4 cにおいてずれた
位置になる配置で設けである。回路12a+12b+1
2cが銅回路で形成される場合、このインナーリード部
7の表面にはワイヤーボンディングのために金メッキが
施されろ。
ピン3とを結ぶ回路が形成されるが、本発明においては
複数層の回路体4a+4b14cを重ねて基板2に取り
付けることによって、回路形成をおこなう。回路体4
a、 4 b、 4 cとしては、例えば放射状に回路
12a、12b、12cをそれぞれ設けた絶縁体13a
、13b、13cによって形成することができる、各回
路体4 at 4 b、 4 cには第2図に示すよう
に回路12av1.2b、12cのランド部9の位置に
おいてピン孔10が穿設してあって、このピン孔10は
それぞれの回路体4 a、 4 b、 4 cにおいて
位置がずれるように設けてあり、またこのピン孔10に
対応して各回路体4 at 4 b−4cにはそれぞれ
ピン孔10より径の大きいばか孔であるピン通し孔11
が穿設しである。そして各回路体4 at 4 b、
4 cの回路12a、12b、12cはピン通し孔11
を迂回する配置で設けられろものであり、また各回路体
4 a、 4 b、 4 cの中央部には半導体チップ
1を納めるために開口部15が設けてありで、回路12
a、1213,12(!のこの開口部15 (1111
の端部部分であるインナーリードff1S7は上下に隣
合う回路体4 a、 4 b+ 4 cにおいてずれた
位置になる配置で設けである。回路12a+12b+1
2cが銅回路で形成される場合、このインナーリード部
7の表面にはワイヤーボンディングのために金メッキが
施されろ。
この回路12a、12b、12cを有する複数枚の回路
体4a+4b+4cを基板2に取り付けるにあたっては
、基板2を樹脂成形材料で成形する際に同時に基板2に
組み込むことができる。すなわち、回路体4cのピン孔
10の上側に回路体4a、4bのピン通し孔11.11
が、回路体4bのピン孔8の上側に回路体4aのピン通
し孔11がそれぞれ合致するように各回路体4 at
4 b、4 cを重ね、この状態でピン3の基部をそれ
ぞれの回路体4 a、 4 b+ 4Cのピン孔10に
通し、各ピン3の上側の鍔24に各回路体4 &、4
b* 4 cを係止させて保持した状態で成形金型内に
セットする。そして成形金型内に樹脂成形材料を注入す
ることによって、基板2の成形の際にピン3をインサー
ト成形すると同時に回路12m、12b、12cにピン
3の上端部を接触接続させた状態で回路体4 a、 4
b、 4 cをインサート成形して第1図に示すよう
に基板2内に包含されるよう一体化させることができる
。ここで、各回路体4 a、 4 b、 4 cを重ね
た状態で保持するために、各回路体411.4 b、
4 cのセット高さ位置に応じて各ピン3の鰐24,2
5の上下間隔が異なるようにし、f824の高さを回路
体4 m、 4 b、 4 eの高さ位置に合わせるの
が好ましいが、回路体4a= 4 b、 4 cが7レ
キシプルなものであれば回路体4 at 4 b、 4
cを屈曲させることによって鍔24の高さに合わせる
ことかで慇、この場合には鍔24゜25の上下間隔が等
しい一!IfLgのピン3を用いることができる。この
ように複数層の回路体4a、4b、 4 cを基板2に
取り付けるにあたって、各回路12g、12&、12c
のインナーリード部7が露出するように上側の回路体4
a、 4 bは順次後退した位置になるようにするこ
とで、階段状の配置で回路体4 at 4 b+ 4
cを基板2内に取り付けるようにしてあり、また第4図
に示されるように上ドに隣合う回路体4 at 411
.4 cの回路12a、12b、12cはそのインナー
リードg7がずれた配置となる。
体4a+4b+4cを基板2に取り付けるにあたっては
、基板2を樹脂成形材料で成形する際に同時に基板2に
組み込むことができる。すなわち、回路体4cのピン孔
10の上側に回路体4a、4bのピン通し孔11.11
が、回路体4bのピン孔8の上側に回路体4aのピン通
し孔11がそれぞれ合致するように各回路体4 at
4 b、4 cを重ね、この状態でピン3の基部をそれ
ぞれの回路体4 a、 4 b+ 4Cのピン孔10に
通し、各ピン3の上側の鍔24に各回路体4 &、4
b* 4 cを係止させて保持した状態で成形金型内に
セットする。そして成形金型内に樹脂成形材料を注入す
ることによって、基板2の成形の際にピン3をインサー
ト成形すると同時に回路12m、12b、12cにピン
3の上端部を接触接続させた状態で回路体4 a、 4
b、 4 cをインサート成形して第1図に示すよう
に基板2内に包含されるよう一体化させることができる
。ここで、各回路体4 a、 4 b、 4 cを重ね
た状態で保持するために、各回路体411.4 b、
4 cのセット高さ位置に応じて各ピン3の鰐24,2
5の上下間隔が異なるようにし、f824の高さを回路
体4 m、 4 b、 4 eの高さ位置に合わせるの
が好ましいが、回路体4a= 4 b、 4 cが7レ
キシプルなものであれば回路体4 at 4 b、 4
cを屈曲させることによって鍔24の高さに合わせる
ことかで慇、この場合には鍔24゜25の上下間隔が等
しい一!IfLgのピン3を用いることができる。この
ように複数層の回路体4a、4b、 4 cを基板2に
取り付けるにあたって、各回路12g、12&、12c
のインナーリード部7が露出するように上側の回路体4
a、 4 bは順次後退した位置になるようにするこ
とで、階段状の配置で回路体4 at 4 b+ 4
cを基板2内に取り付けるようにしてあり、また第4図
に示されるように上ドに隣合う回路体4 at 411
.4 cの回路12a、12b、12cはそのインナー
リードg7がずれた配置となる。
ここで回路体4 a、 4 b、 4 cを形成する回
路128゜12b、12cを設けた絶縁体13a、13
b、13cとしては、プラスエポキシ配線板、ガラスポ
リイミド配線板、〃ラスポリエステル配線板、〃ラステ
ルム、ポリイミド配線フィルム主たはシートを用いるこ
とができる。この場合、ピン3と回路12a、12b、
12cとの間の電気的接続を確保するな。
路128゜12b、12cを設けた絶縁体13a、13
b、13cとしては、プラスエポキシ配線板、ガラスポ
リイミド配線板、〃ラスポリエステル配線板、〃ラステ
ルム、ポリイミド配線フィルム主たはシートを用いるこ
とができる。この場合、ピン3と回路12a、12b、
12cとの間の電気的接続を確保するな。
めにピン孔10にはスルーホールメッキを施しておくの
が好ましく、さらにピン3と回路12a、12b、12
cとの接続箇所が露出されるように基板2に凹所14を
形成させるようにし、この凹所14に半田などの低融点
金属合金や導電性塗料、導電性フェス、導電性接着剤な
ど導電性材料を充填してピン3と回路12a+12bl
l 2cとの接続がさらに確保されるようにするのが望
ましい。また回路体48t 4 b、 4 cとしては
これらの他に、ポリイミドの板やフィルム等で固定した
銅やアルミニウム、42アロイ(Ni42%のNi−F
e介金)のり−ド7レームなどを使用することもできる
。このリードフレームも回路12a、12b、12c+
:設けた絶縁体13a、13b、13cの場合と同様に
して基板2に取り付けることができる。
が好ましく、さらにピン3と回路12a、12b、12
cとの接続箇所が露出されるように基板2に凹所14を
形成させるようにし、この凹所14に半田などの低融点
金属合金や導電性塗料、導電性フェス、導電性接着剤な
ど導電性材料を充填してピン3と回路12a+12bl
l 2cとの接続がさらに確保されるようにするのが望
ましい。また回路体48t 4 b、 4 cとしては
これらの他に、ポリイミドの板やフィルム等で固定した
銅やアルミニウム、42アロイ(Ni42%のNi−F
e介金)のり−ド7レームなどを使用することもできる
。このリードフレームも回路12a、12b、12c+
:設けた絶縁体13a、13b、13cの場合と同様に
して基板2に取り付けることができる。
しかして、基板2の中央部にはICチップなどの半導体
チップ1が実装されるものであり、そして半導体チップ
1と各回路体4 a、 4 b、 4 cの回路12a
、12b、12cの端部のインナーリード7どの間にワ
イヤーボンディングなどを施すことによって半導体チッ
プ1と各ピン3とを回路体4 a、 4 b。
チップ1が実装されるものであり、そして半導体チップ
1と各回路体4 a、 4 b、 4 cの回路12a
、12b、12cの端部のインナーリード7どの間にワ
イヤーボンディングなどを施すことによって半導体チッ
プ1と各ピン3とを回路体4 a、 4 b。
4cによって電気的に接続し、ピングリッドアレイAと
して仕上げるものである。これらの実装やボンディング
の工程において回路体4a*4b−4cは基@2内に埋
め込まれた状態にあって、回路12a、12b、12c
に傷が付いたりするおそれなく実装やポンチ゛イングの
作業を容易におこなうことができる。このとき、第4図
に示されるように回路12a、12b、12cのインナ
ーリード部7は各回路体4 a、 4 b、 4 cに
おいてずれた位置に配置されており、回路12a+12
b、12cの本数が増加しても各回路体4 a、 4
b、 4 cにおいて隣合うインナーリード部7の開隔
は大きく形成されることになって、隣合うインナーリー
ドs7のワイヤーが接触したりするようなおそれなく半
導体チップ1とインナーリード部7どの間にワイヤーボ
ンディングを施すことができる。またピン3の本数の増
加に伴って回路数が増加しても、回路は各回路体4 a
、 4 c、 4 bに分けて設けることができ、各回
路体4 at 4 b、 4 cにおいては回路12a
、12b、12cの間隔を狭くするような必要はなく、
回路体4a+4b、4cへの回路12a、12b、12
cの形成を容易におこなうことができる。さらに、イン
ナーリード部7において各回路体4 a、 4 b、
4 cの端部は階段状となっており、半導体チップ1の
周囲からだけでなく内部からもワイヤーボンディングを
施すことができる。
して仕上げるものである。これらの実装やボンディング
の工程において回路体4a*4b−4cは基@2内に埋
め込まれた状態にあって、回路12a、12b、12c
に傷が付いたりするおそれなく実装やポンチ゛イングの
作業を容易におこなうことができる。このとき、第4図
に示されるように回路12a、12b、12cのインナ
ーリード部7は各回路体4 a、 4 b、 4 cに
おいてずれた位置に配置されており、回路12a+12
b、12cの本数が増加しても各回路体4 a、 4
b、 4 cにおいて隣合うインナーリード部7の開隔
は大きく形成されることになって、隣合うインナーリー
ドs7のワイヤーが接触したりするようなおそれなく半
導体チップ1とインナーリード部7どの間にワイヤーボ
ンディングを施すことができる。またピン3の本数の増
加に伴って回路数が増加しても、回路は各回路体4 a
、 4 c、 4 bに分けて設けることができ、各回
路体4 at 4 b、 4 cにおいては回路12a
、12b、12cの間隔を狭くするような必要はなく、
回路体4a+4b、4cへの回路12a、12b、12
cの形成を容易におこなうことができる。さらに、イン
ナーリード部7において各回路体4 a、 4 b、
4 cの端部は階段状となっており、半導体チップ1の
周囲からだけでなく内部からもワイヤーボンディングを
施すことができる。
そしてこのように形成されるピングリッドアレイAにあ
って、機器の実装基板(マザーボード)への取り付けは
マザーボードに設けたソケットやスルーホールなどに各
ピン3を差し込むことによっておこなうことができる。
って、機器の実装基板(マザーボード)への取り付けは
マザーボードに設けたソケットやスルーホールなどに各
ピン3を差し込むことによっておこなうことができる。
尚、図の実施例では基板2に実装する半導体チップ1の
発熱を放散するために、熱伝導性に優れた銅、鉄、アル
ミニウム、セラミックなどで形成した放熱体19を取り
付けるようにしである。この放熱体19は成形金型内に
セットしておくことによって、基板2を樹脂成形材料で
成形する際に同時にインサート成形して設けることがで
きる。従って放熱体19を取り付けるために基板2に孔
をあける加工をおこなったりこの孔に放熱体19をはめ
込んだりする加工工数を必要としないものである。この
ように放熱体19を設ける場合、金属材で放熱体19を
形成するようにしたときには電気の通電による電気メッ
キで半導体チップ1のアースなどのための金メッキを容
易に施すことができる。また図の実施例では半導体チッ
プ1はピン3が突出された而と反対側の面である基板2
の上面に実装虹るようにしたが、半導体チップ1を基板
2の下面側に実装してフェースダウンとして形成するよ
うにしてもよいものであり、特に放熱体1つを設けて放
熱をおこなう場合においては、半導体チップ1を基板2
の下面に実装すると放熱体19は基板2の上面に露出し
て設けられることになり、放熱体19から放散される熱
が基板2とマザーボードとの間にこもることなく良好に
放熱することがで島ることになる。
発熱を放散するために、熱伝導性に優れた銅、鉄、アル
ミニウム、セラミックなどで形成した放熱体19を取り
付けるようにしである。この放熱体19は成形金型内に
セットしておくことによって、基板2を樹脂成形材料で
成形する際に同時にインサート成形して設けることがで
きる。従って放熱体19を取り付けるために基板2に孔
をあける加工をおこなったりこの孔に放熱体19をはめ
込んだりする加工工数を必要としないものである。この
ように放熱体19を設ける場合、金属材で放熱体19を
形成するようにしたときには電気の通電による電気メッ
キで半導体チップ1のアースなどのための金メッキを容
易に施すことができる。また図の実施例では半導体チッ
プ1はピン3が突出された而と反対側の面である基板2
の上面に実装虹るようにしたが、半導体チップ1を基板
2の下面側に実装してフェースダウンとして形成するよ
うにしてもよいものであり、特に放熱体1つを設けて放
熱をおこなう場合においては、半導体チップ1を基板2
の下面に実装すると放熱体19は基板2の上面に露出し
て設けられることになり、放熱体19から放散される熱
が基板2とマザーボードとの間にこもることなく良好に
放熱することがで島ることになる。
[発明の効果]
上述のように本発明にあっては、半導体チップが実装さ
れる基板の表面から多数本のピンを突出させ、半導体チ
ップとピンとを電気的に接続する回路体を基板に複数層
設けると共に各ピンを一つの回路体に接続するようにし
たので、複数層の回路体を用いることによって、多数本
の回路を形成する場合にあっても回路は少ない本数づつ
各回路体に分けて設けることができ、各回路体における
隣合う回路のインナーリード部の間隔を大きくすること
ができるものであって、回路体の作成を容易におこなう
ことができると共にワイヤーが接触するおそれなくワイ
ヤーボンディングをおこなって半導体チップと回路体と
の接続をおこなうことができるものである。
れる基板の表面から多数本のピンを突出させ、半導体チ
ップとピンとを電気的に接続する回路体を基板に複数層
設けると共に各ピンを一つの回路体に接続するようにし
たので、複数層の回路体を用いることによって、多数本
の回路を形成する場合にあっても回路は少ない本数づつ
各回路体に分けて設けることができ、各回路体における
隣合う回路のインナーリード部の間隔を大きくすること
ができるものであって、回路体の作成を容易におこなう
ことができると共にワイヤーが接触するおそれなくワイ
ヤーボンディングをおこなって半導体チップと回路体と
の接続をおこなうことができるものである。
第1図は本発明の一実施例の一部の断面図、第2図は同
上に用いる回路体の一部の分解斜視図、fjS3図は同
上の全体の縮小断面図、第4図は同上の一部の斜視図、
tjS5図は従来例の縮小断面図、第6図は同上の縮小
平面図、第7図は同上の一部の斜視図である。 1は半導体チップ、2は基板、3はピン、4a。 4 b、 4 cは回路体である。
上に用いる回路体の一部の分解斜視図、fjS3図は同
上の全体の縮小断面図、第4図は同上の一部の斜視図、
tjS5図は従来例の縮小断面図、第6図は同上の縮小
平面図、第7図は同上の一部の斜視図である。 1は半導体チップ、2は基板、3はピン、4a。 4 b、 4 cは回路体である。
Claims (1)
- (1)半導体チップが実装される基板の表面から多数本
のピンを突出させ、半導体チップとピンとを電気的に接
続する回路体を基板に複数層設けると共に各ピンを一つ
の回路体に接続して成ることを特徴とするピングリッド
アレイ。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10002086A JPS62256461A (ja) | 1986-04-30 | 1986-04-30 | ピングリツドアレイ |
US07/008,222 US4890152A (en) | 1986-02-14 | 1987-01-29 | Plastic molded chip carrier package and method of fabricating the same |
EP87101455A EP0232837B1 (en) | 1986-02-14 | 1987-02-03 | Plastic molded chip carrier package and method of fabricating the same |
DE8787101455T DE3783783T2 (de) | 1986-02-14 | 1987-02-03 | Plastikumhuellter chiptraeger und verfahren zu dessen herstellung. |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10002086A JPS62256461A (ja) | 1986-04-30 | 1986-04-30 | ピングリツドアレイ |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS62256461A true JPS62256461A (ja) | 1987-11-09 |
Family
ID=14262868
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP10002086A Pending JPS62256461A (ja) | 1986-02-14 | 1986-04-30 | ピングリツドアレイ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS62256461A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2019171723A (ja) * | 2018-03-29 | 2019-10-10 | 株式会社アテックス | 端子、端子を備えたパワーモジュール用射出成形体、及びその製造方法 |
-
1986
- 1986-04-30 JP JP10002086A patent/JPS62256461A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2019171723A (ja) * | 2018-03-29 | 2019-10-10 | 株式会社アテックス | 端子、端子を備えたパワーモジュール用射出成形体、及びその製造方法 |
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