JPS62242348A - ピングリツドアレイ - Google Patents

ピングリツドアレイ

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JPS62242348A
JPS62242348A JP61085421A JP8542186A JPS62242348A JP S62242348 A JPS62242348 A JP S62242348A JP 61085421 A JP61085421 A JP 61085421A JP 8542186 A JP8542186 A JP 8542186A JP S62242348 A JPS62242348 A JP S62242348A
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flexible wiring
wiring circuit
board
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Atsumi Hirata
平田　篤臣
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Matsushita Electric Works Ltd
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    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［技術分野１ 本発明は、ＩＣパッケージなどにおけるピングリッドア
レイに関するものである。
［背景技術１ １Ｃなど半導体のパッケージにおいて素子のＩ１０数増
加やリード長の短縮化に応じたものとして、チップを実
装する基板にピンを設けたピングリッドアレイ（ＰＧＡ
と略称される）が実用化されている。このピングリッド
アレイは基板の裏面の全面を利用して多数のピンを突設
するようにしたもので、ピンを機器の実装基板（マザー
ボード）に設けたソケットやスルーホールに差し込むこ
とによって、マザーボードへの取り付けをおこなうこと
ができる。その基板の材料としては従来よりセラミック
が主としで用いられているが、近年低価格化に対応して
樹脂積層板から得られるプリン［配線板をこ゛の基板と
しで用いる試みがなされている。
すなわち、第２図に示すように基板１を例えば厚み１．
ＯＩ程度のガラス基材エポキシ樹脂積層板やガラス基材
ポリイミド樹脂積層板などで形成し、基板１の表面に回
路７を設けると共に基＠１にピン孔８を穿孔加工し、直
径０　、５　ａ１ｍ程度のピン３の頭部をピン孔８内に
圧入等することによって多数のピン３を基板１から突出
させた状態で固着して、ピングリッドアレイＡを作成す
るようにするものである。＄２図において１８はマザー
ボードへの取り付けの際のビン３の挿入深さを位置決め
する鍔である。
しかしながらこのものにあっては、ビン３の取り付けの
ためにビン孔８を基板１に加工したり、ビン孔８にビン
３を圧入したりという工程を必要とすることになり、工
数が増加すると共に基板１の割れ等の関係から基板１へ
のビン３の圧入強さに限界があってビン３の引外抜き強
度を十分に得ることができないという問題を有するもの
である。
また、半導体チップ２を実装するために基板１の表面に
キャビティ用の四部１０を設けることがあるが、樹脂積
層板を基板１とするプリント配線板で作成しでいると外
にはこの四部１０の形成にあたってミーリングなどの座
ぐり加工をおこなう必要があり、加工に手間を要すると
共に四部１０の底面には基板１の基材となるガラス繊維
の凹凸が現れてメッキなどによる表面の処理が困難にな
るという問題もあった。
［発明の目的］ 本発明は、上記の点に鑑みで為されたものであり、基板
へのビンの固定が容易であって引き抜き強度を高くする
ことが可能になると共に、半導体チップを実装するキャ
ビティ用の凹所の形成も容易であり、加えて基板への回
路形成を容易におこなうことができるビングリッドアレ
イを提供することを目的とするものである。
［発明の開示１ しかして本発明に係るビングリッドアレイは、合成樹脂
の成形品で半導体チップ２を実装するための基板１を形
成すると共に端部を基板１内にインサート成形して固着
した複数本のビン３，３・・・を基板１から突出させ、
フレキシブル配線回路体４を基板１に固着し、フレキシ
ブル配線回路体４にビン３の端部を接続すると共に７レ
キシブル配線回路体４に設けられた導電回路５によって
基板１に実装される半導体チップ２とビン３とを電気的
に接続して成ることを特徴とするものであり、合成樹脂
成形品として形成される基板１へのインサート成形でビ
ン３の固定を容易に且つ強固におこなえるようにし、し
かも半導体チップ２の実装用の四部１０を設ける場合に
は基板１の成形時に同時に形成できるようにし、加えて
基板１へのフレキシブル配線回路体４の取り付けで基板
１にエツチングなどの面倒な加工を施す必要なく回路形
成ができるようにしたものであって、以下本発明を実施
例により詳述する。
第１図（勿論実物大を示すものではない）は本発明の一
実施例を示すもので、基板１は合成樹脂の成形材料を射
出成形やトランスファー成形などすることによって成形
品として作成される。そしてこのように基板１を成形す
る際にビン３の頭部１１を基板１内に埋入させるように
インサート成形することによって基板１に接続端子用の
ビン３を取り付けるようにしである。基板１を構成する
合成樹脂としては、７エ／−ル、エポキシ、シリコン、
ポリイミドなどの熱硬化性樹脂や、ポリ７ヱニレンサル
７アイド、ポリサル７オン、ポリエーテルスルホン、ボ
リアリールスルホンなどの熱可塑性樹脂を用いることが
できる。実績的に信頼性のある面でエポキシ樹脂を、ま
た可撓性や機械的強度、耐熱性の点から後者の熱可塑性
樹脂を用いるのが好ましい。
ビン３はその頭部１１の外周に凹凸を設けてアンカー効
果によって基板１からの引き抜き強度が高く得られるよ
うにするのが望ましく、このようにすることによってビ
ン３のグラツキも防止できる。またビン３は多数本が基
板１の裏面から垂直に突出するように取り付けられるも
のであり、各ビン３には基板１への取り付けの位置決め
と強度のために鍔１２が設けである。そしてこれらのビ
ン３と平行に基板１の裏面には複数箇所において位置決
め突部１３が一体に突設しである。この各位置決め突部
１３は基板１を成形する際に同時に形成されるもので、
基板１の裏面からの突出寸法は等しく設定しである。こ
のように位置決め突部１３を設けるにあたって、各位置
決め突部１３をつなぐリブを基板１の裏面に一体に設け
るようにしておけば、このリブによって基板１の補強を
おこなわせることができ、基板１を薄く形成することも
可能になる。
また半導体チップ２を実装するためのキャビティとして
凹部１０が基板１の表面に必要に応じて設けられるが、
この凹部１０は基板１を樹脂の射出成形やトランスファ
ー成形などで成形する際に、成形金型内に突部を設けて
おくことで形成することができる。従って後から座ぐり
加工などして四部１０を設けるようにする工程は全く不
要となり、また凹部１０の底面に凹凸が生じたりするよ
うなおそれもない。さらに放熱性が要求されるパッケー
ジの場合、基板１に良熱伝導体１４を取り付けて良熱伝
導体１４から放熱をおこなわせるようにすることができ
る。この場合、基板１を成形する際に成形金型内に良熱
伝導体１４をセットしておいて、基板１の中央部内に良
熱伝導体１４をインサート成形で一体化させるようにし
、基板１に良熱伝導体１４を固着させることができる。
このとき第１図に示すように良熱伝導体１４の背面には
７ランノ片１５が設けであって、この７ランノ片１５は
基板１の背面において露出するようにしである。良熱伝
導体１４としては銅及びその合金などの金属材やセラミ
ック材など、基板１を構成する合成ｆｌ（脂材よりも熱
伝導性に優れたものを用いることができる。
そして基板１には基板１に実装する半導体チップ２とビ
ン３とを結ぶ回路を形成する必要がある。
ここで、回路を形成するにあたって基板１の表面をサン
ディングや化学的手法などで粗面化し、この表面に銅メ
ッキしたのちにエツチングして回路を作成することが考
えられるが、このように基板１をメッキしたりエツチン
グしたりして回路作成をおこなうことは、既にビン３が
設けられているピングリッドアレイＡにおいては極めて
面倒な作業工程を必要とすることになる。そこで本発明
においては、フレキシブルフィルムまたはフレキシブル
シートのようなフレキシブルな樹脂絶縁基体４ａの表面
に回路形成方法として実績のあるサブトラクティブ法で
導電回路５を設けた厚み０．３ｍｍ以下の７レキシブル
配線回路体４を用いるものであり、この７レキシプル配
線回路体４を７ラツトな基板１の表面に固着することに
よって、フレキシブル配線回路体４に設けた導電回路５
で基板１に半導体チップ２とビン３とを結ぶ回路を形成
させるものである。基板１への７レキシブル配線回路体
４の固着は、基板１の表面に７レキシブル配線回路体４
を熱圧着することによっておこなうことがで終る。この
とき成形品の基板１への７レキシプル配線回路体４の接
着を十分におこなわせるために、フレキシブル配線回路
体４の樹脂絶縁基体１９にプライマー処理や接着剤処理
を施しておくのが好ましい。
このようにして導電回路５を設けたフレキシブル配線回
路体４を基板１に固着し、さらにこのフレキシブル配線
回路体４にビン３の基板１に埋入された端部を接続する
。この接続はビン３の位置において７レキシブル配線回
路体４に孔２０を設けておいて、孔２０にビン３の端部
をはめ込むようにしておこなうことができる。この場合
、孔２０に半田などの低融点金属を施して加熱溶融させ
ることによって、ビン３とフレキシブル配線回路体４と
の接合が十分に確保されるようにするのがよい。このよ
うに７レキシブル配＃ｊ回路体４を基板１の表面に固着
することによって導電回路５を基板１に形成することが
でき、そしてフレキシブル配線回路体４へのビン３の接
合でビン３とフレキシブル配線回路体４に設けた導電回
路５との接続がおこなえるものであり、基板１の成形と
基板１への７レキシブル配線回路体４の固着及びビン３
と導電回路５との接続とを平行した作業でおこナウコと
ができ、生産日数を短縮化できることになる。
しかして凹部１０内への搭載などで基板１の表面にＩＣ
チップなどの半導体チップ２を実装し、半導体チップ２
と７レキシブル配線回路体４の導電回路５との間にワイ
ヤーボンディング１６を施して、導電回路５によって半
導体チップ２とビン３とを電気的に接続させる。そして
このように形成されるピングリッドアレイ八にあって、
機器の実装基板（マザーボード）への取り（−１けはマ
ザーボ−ド１７に設けたソケットやスルーホールに各ピ
ン３を差し込むことによっておこなうことができる。こ
のとき、基板１から突出させた位置決め突部１３の先端
がマザーボード１７の表面に当接し、この当接によって
所定の間隙で基板１とマザーボード１７との開に空間を
形成させることができる。
またこのように位置決め突部１３がマザーボード１７に
当接することによってマザーボード１７と基板１との開
に加わる荷重が位置決め突部１３によって支持されるこ
とになり、ピン３の変形を防止することもで終る。
［発明の効果］ 上述のように本発明にあっては、合成樹脂の成形品で電
子部品チップを実装するための基板を形成すると共に端
部を基板内にインサート成形して固着した複数本のピン
を基板から突出させであるので、合成樹脂によって基板
を成形する際に基板にピンをインサート成形して基板へ
のピンの固定がおこなえ、ピン孔の穿孔やピンの圧入な
どの工数を必要とすることなくピンの取り付けを容易に
おこなうことができると共にピンを圧入する場合のよう
な引き液外強度が不安定になることなく基板へのピンの
取り付けを強固におこなえるものであり、しかも基板に
チップ実装用の四部を設けるにあたってはこの四部は基
板の成形時に同時に形成できるものであって、四部を形
成するための座ぐすなどの加工も不要になるものである
。また７レキシプル配線回路体を基板に固着し、７レキ
シプル配線回路体にピンの端部を接続すると共に７レキ
シプル配線回路体に設けられた導電回路によって基板に
実装される半導体チップとピンとを電気的に接続するよ
うにしたので、合成樹脂の成形品で形成される基板にフ
レキシブル配線回路体を固着することで基板への導電回
路の形成をおこなうことができ、基板にメッキやエツチ
ングなど手間のかかる工程を必要とすることなく生産性
良く安価に製造をおこなうことができるものであり、し
かもフレキシブル配線回路体は基板の表面に沿うよるに
自在に屈曲して基板に固着させることができるものであ
って、基板への固着作業を容易におこなうことができる
ものである。
【図面の簡単な説明】
第１図は本発明の一実施例の断面図、第２図は従来例の
断面図である。 １は基板、２は半導体チップ、３はピン、４はフレキシ
ブル配線回路体、５１（導電回路である。

Claims (1)

    【特許請求の範囲】
  1. （１）合成樹脂の成形品で半導体チップを実装するため
    の基板を形成すると共に端部を基板内にインサート成形
    して固着した複数本のピンを基板から突出させ、フレキ
    シブル配線回路体を基板に固着し、フレキシブル配線回
    路体にピンの端部を接続すると共にフレキシブル配線回
    路体に設けられた導電回路によって基板に実装される半
    導体チップとピンとを電気的に接続して成ることを特徴
    とするピングリッドアレイ。
JP61085421A 1986-04-14 1986-04-14 ピングリツドアレイ Pending JPS62242348A (ja)

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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06204385A (ja) * 1992-11-26 1994-07-22 Ibiden Co Ltd 半導体素子搭載ピングリッドアレイパッケージ基板
JP2008277526A (ja) * 2007-04-27 2008-11-13 Shinko Electric Ind Co Ltd ピン付き基板およびその製造方法ならびに半導体製品

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06204385A (ja) * 1992-11-26 1994-07-22 Ibiden Co Ltd 半導体素子搭載ピングリッドアレイパッケージ基板
JP2008277526A (ja) * 2007-04-27 2008-11-13 Shinko Electric Ind Co Ltd ピン付き基板およびその製造方法ならびに半導体製品
US8188589B2 (en) 2007-04-27 2012-05-29 Shinko Electric Industries Co., Ltd. Substrate with pin, manufacturing method thereof, and semiconductor product

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