JPS6167162A - Memory-checking circuit - Google Patents

Abstract

PURPOSE:To check the validity of a memory circuit easily by saving labour for preparing a check program for the memory circuit and excluding an error caused by the manipulation by incorporating a check circuit in a memory circuit. CONSTITUTION:When turned to the test mode, an address-switching circuit 5 in a checking circuit incorporated in a memory circuit and a write data switching circuit 3 receive respectively a signal from a test mode terminal 1 and the circuit 5 switches the address from an address terminal in the circuit 5 and data from a write data terminal 2 is switched through the circuit 3. The output from the circuit 5 is applied to an address register 7 controlled by a clock 16 and the output from the register 7 is added with +1 through an adder 6 and the added output is returned to the registor 7 and applied to a memory circuit 8. The output from the circuit 3 is returned to the circuit 3 through a write data register 11 for receiving the pulse from a write pulse terminal 9 and sent concurrently to the circuit 8. The signal from a read-enable terminal 15 is applied to a read-data terminal 10 and to an error discriminating circuit 12 to check the validity of circuit 8 by such a simple circuit.

Description

【発明の詳細な説明】 産業上の利用分野 本発明はデータ処理装置などＫおけるメモリ回路のエラ
ーチェック回路に関するものである。DETAILED DESCRIPTION OF THE INVENTION Field of the Invention The present invention relates to an error check circuit for a memory circuit in a data processing device or the like.

従来の技術 従来、データ処理装置などに含まれる論理回路のチェッ
クについては、この論理回路にテストデータを入力して
、専用の試験機で行っている。しかし、メモリ回路搭載
のパッケージに対しては、このテストデータを作成する
ための故障をシ為ミレーシ曹ンする場合、あらかじめ回
路全体をゲートレベルに分解し、故障定義を行うため、
通常のパッケージの数倍もの時間、すなわち大形コンビ
為−夕を用いても数十時間もの時間が必要となる。BACKGROUND OF THE INVENTION Conventionally, logic circuits included in data processing devices and the like have been checked using a dedicated testing machine by inputting test data to the logic circuits. However, for packages equipped with memory circuits, when analyzing failures to create test data, the entire circuit must be disassembled to the gate level and failures defined.
It takes several times as much time as a normal package, that is, even if a large combination machine is used, it takes several tens of hours.

したがって現状では、人手によって入カバターンと正解
値を与えるプログ２ムを作成して、ＤＡ処ＩＩＣデザイ
ンオートメーシ１ン）を行っている。Therefore, at present, DA processing IIC design automation 1) is performed by manually creating a program that provides input patterns and correct answer values.

この方法によると、Ｄλ処理は数分と短か（、Ｙシンタ
イムの節約にはなるが、人がプログラムを作成するので
その工数が多くかか〕、かつ間違いの発生も多くなると
いう欠点があった。This method has the drawbacks that the Dλ processing is only a few minutes (it saves time, but it takes a lot of man-hours because the program is created by a person), and there are many errors. there were.

これに関する事項としては、例えば「情報処理ｖｏｚ、
　２２＆８　Ｊ　（情報処理学会誌Ａｕｇ、１９８１）
７７０〜７７６頁、山田昭彦他２名著「論理回路の試験
１診断」Ｋ記載されている。Matters related to this include, for example, "information processing voz,
22 & 8 J (Information Processing Society of Japan Aug, 1981)
Pages 770 to 776, written by Akihiko Yamada et al., "Logic Circuit Test 1 Diagnosis" K.

発明が解決しようとする問題点 本発明の目的は、上記の欠点すなわち、チェックプログ
ラム作成の工数が多くかかること、および間違い発生が
生じること等の問題点を解決する“メモリチェック回路
を提供することＫある０問題点を解決するための手段 本発明は上述の問題点を解決するために、メモリ回路の
アドレス入力部分に、アドレス切換回路と加算回路と、
アドレスレジスタとを有し、テストモード信号によって
、アドレス切換回路は外部から与えられるアドレス信号
を、加算回路でクロックごとに＋１加算されるアドレス
信号に切換えてアドレスレジスタに入力し、このアドレ
スレジスタの出力がクロックパルスごとにメモリ回路の
アドレスを順次＋１加算する手段と、メモリ回路のライ
トデータ入力部分に、ライトデータ切換回路とライトデ
ータレジスタとを有し、アドレスの場合と同じくテスト
モード信号によって、ライトデータ切換回路は外部から
与えられたライトデータ信号を、ライトデータレジスタ
のコンプレメント出力データ信号に切換え、ま九ライト
レジスタはメモリ回路に入力したライトデータを受けて
、メモリ回路のライトパルスと同期して動作して入力信
号のコンブレメ／ト信号を再びメモリ回路のライト用デ
ータとして入力する手段と、メモリ回路の出力部分に、
排他的論理和回路からなるエラー判定回路を有し、リー
ドデータのエラーを判定する手段とを設けた構成を採用
するものである。Problems to be Solved by the Invention An object of the present invention is to provide a "memory check circuit" that solves the above-mentioned drawbacks, such as the large number of man-hours required to create a check program and the occurrence of errors. Means for Solving K0 Problems In order to solve the above-mentioned problems, the present invention provides an address switching circuit and an adder circuit in the address input portion of the memory circuit.
In response to the test mode signal, the address switching circuit switches an externally applied address signal to an address signal that is incremented by +1 for each clock in an adder circuit and inputs it to the address register, and outputs the address register. has a means for sequentially adding +1 to the address of the memory circuit for each clock pulse, and a write data switching circuit and a write data register in the write data input section of the memory circuit, and the write operation is performed by the test mode signal as in the case of the address. The data switching circuit switches the externally applied write data signal to the complement output data signal of the write data register, and the write register receives the write data input to the memory circuit and synchronizes with the write pulse of the memory circuit. means for inputting the combination signal of the input signal as write data to the memory circuit again; and an output portion of the memory circuit;
The present invention employs a configuration including an error determination circuit consisting of an exclusive OR circuit, and means for determining errors in read data.

作用 本発明は上述のように構成し九ので、テストモードの場
合、アドレスレジスタと＋１加算回路とくよってメモリ
回路へのアドレスが順次１つづつ進ミ、この各アドレス
中にライトパルス端子からり回路の各セルに書惠込まれ
る０そして、メモリ回路の出力はこの２つのデータパタ
ーンを読み出してエラー判定回路で排他的論理和をチェ
ックすることＫよって、メモリ回路の各セルが０を１に
誤るエラーおよび１をＯに誤るエラーの両方がチェック
される。Operation Since the present invention is constructed as described above, in the test mode, the addresses to the memory circuit are sequentially incremented by 1 by the address register and the +1 addition circuit, and the circuit from the write pulse terminal is inserted into each address. Then, the output of the memory circuit reads these two data patterns and checks the exclusive OR in the error judgment circuit. Therefore, each cell of the memory circuit mistakes 0 as 1. Both errors and 1-to-O errors are checked.

実施例 次に、本発明の実施例について図面を参照して詳細に説
明する。Embodiments Next, embodiments of the present invention will be described in detail with reference to the drawings.

本発明の一実施例をブロック図で示す第１図を参照する
と、本発明のメモリチェック回路は、アドレス入力につ
いては、アドレス端子４かも、テストモード端子１の信
号によって切換えられるアドレス切換回路５と、アドレ
スレジスタ７とを任て、メモリ回路８に接続され、また
アドレスレジスタ７の出力は＋１加算回路６を通ってア
ドレス切換・回路５にもどされ入力されている。次にデ
ータ書キ込みについては、ライトデータ幻子２から、テ
ストモード端子１の信号によって切換えられるライトデ
ータ切換回路３を経てメモリ回路８に結ばれている。メ
モリ回路８の出力はリードデータ端子１０および工２−
判定回路７、に接続される。またメモリ回路８へのライ
トデータ入力は、ライトデータレジスタ１１を経て、そ
のコンプレメント値がライトデータ切換回路３にもどさ
れて入力されている。ライトパルスの入力線は、ライト
パルス端子９からメモリ回路８とライトデータレジスタ
１１に結ばれておル、工２−判定回路１２は制御端子１
４によって制御されて、その出力はエラ一端子１３に出
力される。またリードイネーブル端子１５をメモリ回路
８に設けである。Referring to FIG. 1 which shows a block diagram of an embodiment of the present invention, the memory check circuit of the present invention has an address terminal 4 for address input, and an address switching circuit 5 which is switched by a signal from a test mode terminal 1. , address register 7, and are connected to a memory circuit 8, and the output of the address register 7 is passed through a +1 adder circuit 6, returned to the address switching circuit 5, and input thereto. Next, for data writing, the write data phantom 2 is connected to the memory circuit 8 via a write data switching circuit 3 which is switched by a signal from the test mode terminal 1. The output of the memory circuit 8 is connected to the read data terminal 10 and the terminal 2-
The determination circuit 7 is connected to the determination circuit 7. Further, write data input to the memory circuit 8 is passed through a write data register 11, and its complement value is returned and input to the write data switching circuit 3. The write pulse input line is connected from the write pulse terminal 9 to the memory circuit 8 and the write data register 11.
4, and its output is output to the error terminal 13. A read enable terminal 15 is also provided in the memory circuit 8.

次に本実施例の動作について説明する。まず、テストモ
ード端子１１にテストモードでない状態に指定して、ラ
イトデータ端子２およびアドレス端子４に最初の値を入
力する。そして、アドレスはクロック１６を１つ進める
ことくよりアドレスレジスタ７に入力、ライトパルス端
子９からライトパルスを１つ入れることによシ、２イト
データがメモリ回路８内に書き込まれる。この時メモリ
回路８の出力は、エラー判定回路１２でエラーにならな
いようにリードイネーブル端子１ｓをイネーブルでない
状態にする。外部よシデータとアドレスを取）込み終る
と、テストモード端子１をテストモード側にし、ライト
パルスをさらに１発いれる。Next, the operation of this embodiment will be explained. First, the test mode terminal 11 is designated to be in a non-test mode state, and initial values are input to the write data terminal 2 and address terminal 4. Then, the address is input to the address register 7 by advancing the clock 16 by one, and by inputting one write pulse from the write pulse terminal 9, 2-ite data is written into the memory circuit 8. At this time, the output of the memory circuit 8 disables the read enable terminal 1s to prevent an error from occurring in the error determination circuit 12. After reading the external data and address, set the test mode terminal 1 to the test mode side and apply one more write pulse.

以後クロック１発とライトパルス２発を入れることを繰
シ返すことにより、メモリ回路８の各アドレスに初期値
が書き込まれる。各アドレスに全て書き終ると、エラー
判定回路１２を有効に働かせるようにリードイネーブル
端子１ｓをイネーブル状態にし、再びクロック１発に対
し、ライトパルス２発を入力することをアドレス分繊シ
返す。Thereafter, the initial value is written to each address of the memory circuit 8 by repeating the input of one clock and two write pulses. When all the data has been written to each address, the read enable terminal 1s is enabled so as to make the error determination circuit 12 work effectively, and the address division is returned to input two write pulses for one clock.

途中でメモリ回路８内にエラーが存在すると、エラー判
定回路１２によりエラ一端子１３にエラー状態を示す信
号が出力される。ライトデータとしてのパターンには、
一般に知られているデータのビット幅が４ピツトの場合
１０１０又は０１０１パターンが最適であるが、その他
のパターンも用いることができる。If an error exists in the memory circuit 8 during the process, the error determination circuit 12 outputs a signal indicating the error state to the error terminal 13. The pattern as light data includes
When the generally known data bit width is 4 pits, the 1010 or 0101 pattern is optimal, but other patterns can also be used.

次に、データのビット幅が４ピツトの例について、第２
図、第３図のタイムチャート図を用いて更に詳細に説明
する。Next, for an example where the data bit width is 4 pits, the second
This will be explained in more detail using the time charts shown in FIGS.

ステップ１（第２図の初期設定時） はじめに、２イトデータとして外部よりＡ（１０１０）
を人力し、入力アドレスも外部よシ０番号（オール０）
１：入力する。テストモード信号を非テストモード側（
０）にして、クロック１発とライトパルス１発を入力す
る。さらにテストモード信号をテストモード＠（１）に
しライトパルス１発金いれる。これでθ番地にＡ（０１
０１）が書き込まれる。以後すべてのアドレスにクロッ
ク１発とライトパルス２発をくシかえずことにより、各
アドレスに人（０１０１）が書き込まれ初期設定が完了
する。なお、このステップでは工２−を検出しないので
、メモリ回路８に設けられているリードイネーブル端子
１５はイネーブルでない状態にする。Step 1 (initial settings in Figure 2) First, A (1010) is input from the outside as 2-byte data.
manually, and the input address is also an external 0 number (all 0).
1: Enter. Test mode signal to non-test mode side (
0) and input one clock and one write pulse. Furthermore, the test mode signal is set to test mode @(1) and one write pulse is fired. Now A(01
01) is written. Thereafter, one clock and two write pulses are applied to all addresses, thereby writing ``person'' (0101) to each address and completing the initial setting. Incidentally, since the signal 2- is not detected in this step, the read enable terminal 15 provided in the memory circuit 8 is set to a non-enabled state.

ステップ２（第３図のエラー検出時） 初期設定によりアドレスか〒巡し、クロックによシ再び
先頭のアドレス（Ｏ番地）を示すと、前に書き込まれ次
位Ａ（０１０１）が読み出される。Step 2 (when an error is detected in FIG. 3) According to the initial settings, the addresses are cycled through, and when the clock indicates the first address (address O) again, the next address A (0101) written previously is read out.

この時以降、エラー判定可能にするために、リードイネ
ーブル端子１５１にイネーブル状態にする。After this time, the read enable terminal 151 is enabled in order to enable error determination.

Ａを読み出して、排他的論理和回路のエラー判定回路１
２でエラーが判定される。Read A and execute error judgment circuit 1 of exclusive OR circuit.
2, an error is determined.

ステップ３（第３図） クロック後の最初の２イトパルスで初期設定時に書込ま
れたコンプレメントの値Ａ（１０１０）がメ七り回路８
１Ｃ書き込まれ読み出される。人のエラー判定を同様に
行う。Step 3 (Fig. 3) The complement value A (1010) written at the time of initial setting with the first 2-ite pulse after the clock is input to the input circuit 8.
1C is written and read. Perform human error judgment in the same way.

ステップ４（第３図） ２番目のライトパルスによ、９Ａ（０１０１）がメモリ
回路８に書き込まれる。人のエラー判定を同様に行う。Step 4 (FIG. 3) 9A (0101) is written into the memory circuit 8 by the second write pulse. Perform human error judgment in the same way.

なお以上の説明では、データ４ピツトの場合について述
べたが、その他の任意のビット数の場合も同様に説明さ
れる。但し、データビットの数が奇数の場合には、工２
−判定回路１２にもうけられたビット幅制御端子１４に
よってライトパルスの１発目と２発目とで１ビツトの異
る値を追加入力し偶数幅とし、かつ正常の場合に排他的
論理和がＯとなるようにして判定を可能くする。In the above explanation, the case of 4 data bits has been described, but the case of any other arbitrary number of bits can be similarly explained. However, if the number of data bits is odd,
- By using the bit width control terminal 14 provided in the judgment circuit 12, a different value of 1 bit is additionally input between the first and second write pulses to make the width even, and if normal, the exclusive OR is performed. The determination is made so that the result is O.

発明の詳細 な説明し九ように、本発明によれば、メそす回路にチェ
ック回路を内蔵するように構成したので、メモリ回路の
チェックプログラムの作成の工数、および人手による誤
シを排除して、簡単にメモリ回路の正当性を調べること
ができや効果がある０As described in the detailed description of the invention, according to the present invention, the check circuit is built into the memory circuit, thereby eliminating the man-hours required to create a check program for the memory circuit and eliminating manual errors. This is an effective way to easily check the validity of memory circuits.

【図面の簡単な説明】[Brief explanation of drawings]

第１図は本発明の一実施例を示すブロック図、第２図は
その初期設定時のタイムチャート図、第３図は同じくエ
ラー検出時のタイムチャート図である。 １・・・・・・テストモード端子、２・・・・・・ライ
トデータ端子、３・・・・・・ライトデータ切換回路、
４・・・・・・アドレス端子、５・・・・・・アドレス
切換回路、６・・・・・・＋１加算回路、７・・・・・
・アドレスレジスタ、８・・・・・・メモリ回路、９・
・・・・・ライトパルス端子、１０・・・・・・＋７−
ドデータ端子、１１・・・・・・ライトデータレジスタ
、１２・・・・・・工２−判定回路、１３・・・・・・
工２一端子、１４・・・・・・ビット幅制御端子、１５
・・・・・・リードイネ茶Ｉ図 彷斯設定の叶 ７　）−Ｌス　　　　　Ｏ／　　　　　　２　　　　　
３峯　２　　図 エラー杉し七の曙 アに−１−ス　　　　θ　　　　　　／　　　　　　２
　　　　　３￥−３′ｌ￥ＩFIG. 1 is a block diagram showing an embodiment of the present invention, FIG. 2 is a time chart at the time of initial setting, and FIG. 3 is a time chart at the time of error detection. 1...Test mode terminal, 2...Write data terminal, 3...Write data switching circuit,
4...Address terminal, 5...Address switching circuit, 6...+1 addition circuit, 7...
・Address register, 8...Memory circuit, 9・
...Light pulse terminal, 10...+7-
write data terminal, 11... write data register, 12... work 2-judgment circuit, 13...
Terminal 21, 14...Bit width control terminal, 15
・・・・・・Lead rice tea I drawings set leaves 7)-LS O/ 2
3-mine 2 Figure error Sugi Shishichi no Akebono-1-s θ/2
3￥-3'l￥I

Claims (1)

【特許請求の範囲】[Claims] メモリ回路へのアドレス入力に際し、アドレス切換回路
と、加算回路と、アドレスレジスタとを備え、テストモ
ード信号による前記アドレス切換回路の切換作用により
、外部から与えられるアドレス信号を、前記加算回路に
よりクロックごとに＋１加算されたアドレス信号に変換
して、前記アドレスレジスタに入力し、この出力をメモ
リ回路のアドレスに入力する手段と、メモリ回路へのラ
イトデータ入力に際し、ライトデータ切換回路と、ライ
トデータレジスタとを備え、前記テストモード信号によ
る前記ライトデータ切換回路の切換作用により、外部か
ら与えられるライトデータ信号のコンプレメント（補数
）信号が前記ライトデータレジスタから出力されて、ラ
イトパルス到来時前記メモリ回路に入力され、次いで前
記ライトデータレジスタは前記メモリ回路に入力したラ
イトデータを受けとり、そのコンプレメント出力を次の
ライトパルスで再びメモリ回路のライトデータに入力す
る手段と、メモリ回路からの出力に際し、エラー判定回
路によりリードデータのエラーを判定する手段を備え、
アドレスを順次１つづつ進め各アドレスごとにライトパ
ルスを２回入れることを繰り返すことにより、最初与え
られたデータパターンと、そのコンプレメントパターン
とを、メモリ回路の各アドレスに書き込み、次いでその
各アドレスの記憶パターン値を読み出してパターンのエ
ラーを判定する機能を備えていることを特徴とするメモ
リチェック回路。When inputting an address to a memory circuit, an address switching circuit, an addition circuit, and an address register are provided, and by the switching action of the address switching circuit in response to a test mode signal, the address signal given from the outside is inputted clock by clock by the addition circuit. a means for converting the address signal into an address signal in which +1 is added to the address signal, inputting it to the address register, and inputting this output to the address of the memory circuit; a write data switching circuit and a write data register for inputting write data to the memory circuit; By the switching action of the write data switching circuit by the test mode signal, a complement signal of an externally applied write data signal is output from the write data register, and when a write pulse arrives, the memory circuit and then the write data register receives the write data input to the memory circuit, and inputs the complement output thereof to the write data of the memory circuit again in the next write pulse, and upon output from the memory circuit, Equipped with means for determining errors in read data using an error determination circuit,
By sequentially advancing the address one by one and repeating the application of a write pulse twice for each address, the first given data pattern and its complement pattern are written to each address of the memory circuit, and then each address A memory check circuit characterized in that it has a function of reading a stored pattern value and determining an error in the pattern.