JPH04180136A - Hardware tracer control circuit - Google Patents

Abstract

PURPOSE:To analize the internal working of a processor with high efficiency by instructing the start of a tracking operation after deciding that the address set when a processor contained in an information processor has an access to a memory included in the information processor is included in an address section of a comparison register. CONSTITUTION:The data comparators 4 and 5 compare the address set when an access is applied to a memory device with the address data on the comparison data registers 2 and 3. If the input address data is larger than the data on the register 2, a coincidence signal is sent to an AND circuit 6 through a data line 9. Meanwhile the coincidence signal is sent to the circuit 6 via a data line 10 if the input address data is smaller than the data on the register 3. Then the circuit 6 works when a control enable F/F 11 is set at 1 and the circuit 6 sends an operating signal to a tracer control part 7. Thus a control signal 100 is outputted to a tracer memory 8 and the start is instructed for the trace of a hardware state signal.

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はハードウェアトレーサの制御方式に関する。[Detailed description of the invention] [Industrial application field] The present invention relates to a control method for a hardware tracer.

〔従来の技術〕[Conventional technology]

従来、この種のハードウェアトレーサはハードウェアト
レーサに保持するハードウェアの状態信号を毎クロック
書き込んでおり、その容量がいっばいになるとすでに書
き込んであるエリアに書き込み動作を行い、以前の状態
値を消去することにより新しい状態値を保持するという
ものであった。Conventionally, this type of hardware tracer writes the hardware status signal held in the hardware tracer every clock, and when the capacity is full, a write operation is performed to the area where it has already been written, and the previous status value is stored. By erasing it, the new state value was retained.

〔発明が解決しようきする課題〕[Problems that the invention seeks to solve]

上述の従来の技術では、ハードウェアトレーサの容量が
有限なため必要な処の状態値を必ず残しているというわ
けではないという問題がある。The above-mentioned conventional technology has a problem in that the hardware tracer has a finite capacity, so it does not always leave the necessary state values.

〔課題を解決するための手段〕[Means to solve the problem]

本発明のハードウェアトレーサ制御回路は、情報処理装
置内のプロセッサが同装置内のメモリ装置にアクセスす
るときのアドレスと比較するためのアドレス区間の始点
の値を保持するレジスタと終点の値を保持するレジスタ
とを保有し、プロセッサがメモリ装置に対してアクセス
するときのアドレスが比較レジスタに格納されているア
ドレス区間の値に含まれたことを判定し、トレーサメモ
リにトレース開始を指示する回路とハードウェアの状態
信号を記録するトレーサメモリとからなる。The hardware tracer control circuit of the present invention has a register that holds the start point value of an address interval and a register that holds the end point value for comparison with an address when a processor in the information processing device accesses a memory device in the same device. a circuit that determines that an address when the processor accesses the memory device is included in the value of the address interval stored in the comparison register, and instructs the tracer memory to start tracing; and a tracer memory that records hardware status signals.

〔実施例〕〔Example〕

本発明の実施例を図面に基づいて説明する。 Embodiments of the present invention will be described based on the drawings.

第１図は本発明の一実施例を示すブロック図である。FIG. 1 is a block diagram showing one embodiment of the present invention.

本発明のハードウェアトレーサ制御回路は、比較データ
レジスタ２，３、データ比較回路４゜５、ＡＮＤ回路６
、トレーサメモリ制御回路７、トレーサメモリ８、制御
イネーブルＦ／Ｆｉｌからなる。The hardware tracer control circuit of the present invention includes comparison data registers 2 and 3, a data comparison circuit 4.5, and an AND circuit 6.
, a tracer memory control circuit 7, a tracer memory 8, and a control enable F/Fil.

比較データレジスタ２，３は、情報処理装置内ノフロセ
ッサが、同装置内のメモリ装置にアクセスするときのア
ドレスと比較するためのアドレス区間の値を同装置内の
保守診断装置により読み込み保持し、ハードウェア状態
信号のトレース開始するアドレスをアドレス区間で指定
することがでる。比較データレジスタ２でアドレス区間
の下限を指定し、比較データレジスタ３てアドレス区間
の上限を指定する。Comparison data registers 2 and 3 read and hold the value of an address interval for comparison with an address when a memory device in the information processing device accesses the memory device in the information processing device, and read and hold the value in the address interval by the maintenance diagnosis device in the device. The address to start tracing the wear status signal can be specified in the address range. Comparison data register 2 specifies the lower limit of the address range, and comparison data register 3 specifies the upper limit of the address range.

データ比較回路４，５は、メモリ装置にアクセスすると
きのアドレスと比較データレジスタ２゜３の保持してい
るアドレスデータとの比較判断を行う。The data comparison circuits 4 and 5 compare and judge the address used when accessing the memory device with the address data held in the comparison data register 2.3.

データ比較回路４はデータ線１を介して伝搬されるメモ
リアドレスデータと比較データレジスタ２の保持してい
るアドレスデータとの値を比較する。The data comparison circuit 4 compares the values of the memory address data propagated via the data line 1 and the address data held in the comparison data register 2.

同様にデータ比較回路Ｓはデータ線１を介して伝搬され
るメモリアドレスデータとデータレジスタ３の保持して
いるアドレスデータとの値を比較する。Similarly, the data comparison circuit S compares the values of the memory address data propagated via the data line 1 and the address data held in the data register 3.

ＡＮＤ回路６は、入力信号線１を介して伝搬されるメモ
リアドレスデータかデータレジスタ２゜３で指定される
アドレス区間にあるか否かを、データ比較回路４の出力
である信号線９のデータと、データ比較回路５の出力で
ある信号線１０のデータを受けて制御イネーブルＦ／Ｆ
ｉｌの信号より比較回路が有効かどうか判定する。The AND circuit 6 determines whether or not the memory address data propagated via the input signal line 1 is within the address interval specified by the data register 2. The control enable F/F receives the data on the signal line 10 which is the output of the data comparison circuit 5.
It is determined whether the comparator circuit is valid based on the signal of il.

すなわち、データ比較回路４により入力アドレスデータ
がレジスタ２のデータより大きいことが判断されるとデ
ータ線９によりＡＮＤ回路６に一致信号が送られる。同
様にデータ比較回路５により入力アドレスデータがレジ
スタ３のデータより小さいことが判断されるとデータ線
１０によりＡＮＤ回路６に一致信号が送られる。That is, when the data comparison circuit 4 determines that the input address data is larger than the data in the register 2, a match signal is sent to the AND circuit 6 via the data line 9. Similarly, when the data comparison circuit 5 determines that the input address data is smaller than the data in the register 3, a match signal is sent to the AND circuit 6 via the data line 10.

データ線９，１０双方同時に一致信号か送られて来た時
に、かつ制御イネーブルＦ／Ｆ　１１が“１”の時に、
データ判定部６か動作し、トレーサメモリ制御部７に動
作信号を送る。When a coincidence signal is sent to both data lines 9 and 10 at the same time, and when control enable F/F 11 is “1”,
The data determination section 6 operates and sends an operation signal to the tracer memory control section 7.

トレーサメモリ制御回路７はＡＮＤ回路６により入力信
号線１を回して伝搬されるメモリアドレスデータが比較
データレジスタ２，３で指定されるアドレス区間にある
ことが判定されると、トレーサメモリ８に制御信号１０
０を出力しハードウェア状態信号のトレース開始を指示
する。When the AND circuit 6 determines that the memory address data transmitted through the input signal line 1 is within the address range specified by the comparison data registers 2 and 3, the tracer memory control circuit 7 controls the tracer memory 8. signal 10
Outputs 0 to instruct the start of tracing the hardware status signal.

ここで例えばアドレス区間（１５７０〜１５８５〕に、
情報処理装置内のプロセッサが同装置内のメモリ装置に
アクセスするときのアドレスが入った時にトレーサを動
作させようとした場合、まず情報処理装置にてデータ処
理を開始する前に比較データレジスタ２に〔１５７０：
ｌ、比較データレジスタ３に（１５８５）のデータをそ
れぞれ同装置内にある保守診断装置よりＳＥＴし、さら
に制御イネーブルＦ／Ｆ　１１に“１”を立てる。For example, in the address range (1570-1585),
If a processor in an information processing device attempts to operate a tracer when an address is entered to access a memory device in the device, first write data to comparison data register 2 before starting data processing in the information processing device. [1570:
1, data (1585) are set in the comparison data register 3 from the maintenance/diagnosis device in the same device, and "1" is set in the control enable F/F 11.

続いて情報処理装置を動作させると、メモリ装置にアク
セスするときのアドレスが信号線１を介しハードウェア
トレーサ制御回路に取り込まれる。When the information processing device is subsequently operated, the address for accessing the memory device is taken into the hardware tracer control circuit via the signal line 1.

情報処理装置内のプロセッサが情報処理装置内のメモリ
装置に対しアドレス（１５７９）でアクセスするとき、
信号線１を介して取り込まれたアドレスデータがデータ
比較回路４，５に入る。デ−タ比較回路４は、比較デー
タレジスタ２に保持されているアドレスデータ［：１５
７０）と信号線１を介して入力されてきた（１５７９］
とを比較する。When the processor in the information processing device accesses the memory device in the information processing device using address (1579),
Address data taken in via signal line 1 enters data comparison circuits 4 and 5. The data comparison circuit 4 receives the address data [:15] held in the comparison data register 2.
70) and is input via signal line 1 (1579)
Compare with.

その結果信号線１により入力されたアドレスデータの方
が大きいため信号線９に一致信号を出力する。同様に、
データ比較回路５は、比較データレジスタ３に保持され
ているアドレスデータ［１５８５）と信号線１を介して
入力された（１５７９）とを比較する。その結果信号線
１により入力されたアドレスデータの方が小さいため信
号線１０に一致信号を出力する。信号線９゜１０にアド
レスデータ一致信号が出力される。即ち［１５７０）≦
（１５７９）≦〔１５８５〕か成立しＡＮＤ回路６は、
トレーサメモリ動作信号９０をトレーサメモリ制御回路
７に送出する。トレーサ動作信号を受は取ったトレーサ
メモリ制御回路７はトレーサメモリ８によりハードウェ
ア状態信号のトレーサを始めさせる。As a result, since the address data input through signal line 1 is larger, a match signal is output to signal line 9. Similarly,
The data comparison circuit 5 compares the address data [1585] held in the comparison data register 3 with the address data (1579) input via the signal line 1. As a result, since the address data input through signal line 1 is smaller, a match signal is output to signal line 10. An address data match signal is output to signal lines 9-10. That is, [1570)≦
(1579)≦[1585] is established, and the AND circuit 6 is
A tracer memory operation signal 90 is sent to the tracer memory control circuit 7. The tracer memory control circuit 7 that receives the tracer operation signal causes the tracer memory 8 to start tracing the hardware status signal.

〔発明の効果〕〔Effect of the invention〕

以上説明したように本発明によるハードウェアトレーサ
制御回路は、必要とされるデータを選んで採取できるの
で、効率よい情報処理装置の内部動作の解析が進められ
るという効果がある。As described above, the hardware tracer control circuit according to the present invention can selectively collect necessary data, and therefore has the effect of facilitating efficient analysis of the internal operation of an information processing device.

【図面の簡単な説明】[Brief explanation of drawings]

第１図は、本発明の実施例を示すブロック図である。 １・・・入力データ線、２・・・比較データレジスタ、
３・・・比較データレジスタ、４・・・データ比較回路
、５・・・データ比較回路、６・・・ＡＮＤ回路、７・
・・トレ・・・制御イネーブルＦ／Ｆ。FIG. 1 is a block diagram showing an embodiment of the present invention. 1... Input data line, 2... Comparison data register,
3... Comparison data register, 4... Data comparison circuit, 5... Data comparison circuit, 6... AND circuit, 7...
...Tray...Control enable F/F.

Claims (1)

【特許請求の範囲】[Claims] 情報処理装置内のプロセッサが前記情報処理装置内のメ
モリ装置に対しアクセスするときのアドレスと比較する
ためのアドレス区間の始点の値を保持するレジスタと、
前記アドレス区間の終点の値を保持するレジスタと、前
記メモリ装置に対してのアクセスアドレスと前記レジス
タに保持されたアドレス区間に含まれるか否かを判定し
該当アドレス区間に含まれたときにハードウェアトレー
サに対しトレース開始を指示する制御回路とトレーサメ
モリと、メモリ装置に対しアクセスするときのアドレス
が前記レジスタに保持されたアドレス区間に含まれたと
きにトレースを開始する動作を行う手段とを含むことを
特徴とするハードウェアトレーサ制御回路。a register that holds a value of a starting point of an address interval for comparison with an address when a processor in the information processing device accesses a memory device in the information processing device;
A register that holds the end point value of the address interval, an access address for the memory device, and a hardware controller that determines whether or not the address is included in the address interval held in the register, and when the address is included in the corresponding address interval. A control circuit for instructing a wear tracer to start tracing, a tracer memory, and a means for starting tracing when an address for accessing a memory device is included in an address range held in the register. A hardware tracer control circuit comprising: