JPS6224498A - メモリ読出し方式 - Google Patents
メモリ読出し方式Info
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- JPS6224498A JPS6224498A JP60162100A JP16210085A JPS6224498A JP S6224498 A JPS6224498 A JP S6224498A JP 60162100 A JP60162100 A JP 60162100A JP 16210085 A JP16210085 A JP 16210085A JP S6224498 A JPS6224498 A JP S6224498A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、読出し専用メモリ （ＲＯＭメモリ）等にお
いて、信軌度の高い読出し動作が行えるようにしたメモ
リ読出し方式に関するものである。
いて、信軌度の高い読出し動作が行えるようにしたメモ
リ読出し方式に関するものである。
従来ＲＯＭにおいて読出し動作を行うときは、指定され
たセルに記憶されている情報をビット線上に取り出し、
マルチプレクサ、アンプ、出カバソファを介して・外部
に読出していた。ＲＯＭメモリの読出し動作は非破壊動
作であり、読出し動作でセルに記憶されている情報が破
壊されることはない。また記憶している情報が、ＲＡＭ
メモリのように、雑音電流等の要因で失われてしまうこ
ともない。
たセルに記憶されている情報をビット線上に取り出し、
マルチプレクサ、アンプ、出カバソファを介して・外部
に読出していた。ＲＯＭメモリの読出し動作は非破壊動
作であり、読出し動作でセルに記憶されている情報が破
壊されることはない。また記憶している情報が、ＲＡＭ
メモリのように、雑音電流等の要因で失われてしまうこ
ともない。
従ってセルに記憶されている情報そのものが失われるこ
とはないが、読出し動作中に、各種の電気的雑音ばより
、アンプやラッチ回路が誤動作すれば、誤った情報が読
出される危険性（以後、誤読出しと呼ぶ）がある。特に
高密度化のため、セルに記憶される情報を多値化した場
合などは、アンプに入力される信号振幅が小さくなるた
め誤動作し易くなる。
とはないが、読出し動作中に、各種の電気的雑音ばより
、アンプやラッチ回路が誤動作すれば、誤った情報が読
出される危険性（以後、誤読出しと呼ぶ）がある。特に
高密度化のため、セルに記憶される情報を多値化した場
合などは、アンプに入力される信号振幅が小さくなるた
め誤動作し易くなる。
このような誤動作を防ぐ一手法として複数セル１ビツト
方弐が知られている。この方式では、複数個のセルに同
一の情報を記憶させ、読出し時には各セルからの情報の
多数決を採って出力を決める。このため過半数のセルか
らの情報が誤っていない限り、誤読出しは起こらない。
方弐が知られている。この方式では、複数個のセルに同
一の情報を記憶させ、読出し時には各セルからの情報の
多数決を採って出力を決める。このため過半数のセルか
らの情報が誤っていない限り、誤読出しは起こらない。
従ってこの方式は誤読出しを防ぐ上では効果的であるが
、１ビツトに対し複数個のセルを割り当てなければなら
ないため、ビット密度（記憶容量／チップサイズ）が大
きく低下するという問題があった。
、１ビツトに対し複数個のセルを割り当てなければなら
ないため、ビット密度（記憶容量／チップサイズ）が大
きく低下するという問題があった。
また他の手法として記憶情報に対し誤り検出・訂正用の
情報を付加する方式も知られている。この場合も、読出
し情報において多くの情報の誤り検出・訂正を行おうと
すると、必要な誤り検出・訂正用の情報が増大し、やは
りビット密度が大幅に低下するという問題があった。ま
たＲＯＭの設計時に、誤り検出・訂正用の情報を付加す
る工程が追加されるため、それだけＲＯＭの設計が複雑
になるという欠点があった。
情報を付加する方式も知られている。この場合も、読出
し情報において多くの情報の誤り検出・訂正を行おうと
すると、必要な誤り検出・訂正用の情報が増大し、やは
りビット密度が大幅に低下するという問題があった。ま
たＲＯＭの設計時に、誤り検出・訂正用の情報を付加す
る工程が追加されるため、それだけＲＯＭの設計が複雑
になるという欠点があった。
そこで本発明においては、メモリ読出しに際し、ビット
密度を低下させることなく、またメモリの設計を複雑に
することなしに、電気的雑音により生じる誤読出しを防
止すること、を解決すべき問題点としている。従って本
発明は、上述のことを可能にするメモリ読出し方式を提
供することを目的とする。
密度を低下させることなく、またメモリの設計を複雑に
することなしに、電気的雑音により生じる誤読出しを防
止すること、を解決すべき問題点としている。従って本
発明は、上述のことを可能にするメモリ読出し方式を提
供することを目的とする。
〔問題点を解決するための手段および作用〕上記目的を
達成するため、本発明は、メモリ内部で自動的に、同一
のセルから複数回連続して情報を読出し、それらの結果
を比較して出力情報を決定するようにしており、そして
このことを特徴とするものである。
達成するため、本発明は、メモリ内部で自動的に、同一
のセルから複数回連続して情報を読出し、それらの結果
を比較して出力情報を決定するようにしており、そして
このことを特徴とするものである。
次に図を参照して本発明の詳細な説明する。
第１図は本発明の一実施例を示すブロック図である。同
図に見られるように、本発明による読出し方式は、３個
のラッチ回路１〜３、多数決回路４．４個の制御クロッ
クφ１〜φ４、出カバソファ （制御端子がハイレベル
なら入力信号を増幅して出力し、ロウレベルなら出力端
子をハイインピーダンスに保つという機能を持つものと
する）５を用い、ラッチ回路１〜３の各入力端子を相互
に接続してノードＮ１とし、またラッチ回路１〜３の各
制御端子にそれぞれ制御クロックφ１〜φ３を接続し、
ラソ、チ回路１〜３の各出力端子を多数決回路４の第１
〜第３の入力端子に接続し、多数決回路４の出力端子を
出カバソファ５の入力端子に接続し、出力バノファ５の
制御端子に制御クロックφ４を接続する。
図に見られるように、本発明による読出し方式は、３個
のラッチ回路１〜３、多数決回路４．４個の制御クロッ
クφ１〜φ４、出カバソファ （制御端子がハイレベル
なら入力信号を増幅して出力し、ロウレベルなら出力端
子をハイインピーダンスに保つという機能を持つものと
する）５を用い、ラッチ回路１〜３の各入力端子を相互
に接続してノードＮ１とし、またラッチ回路１〜３の各
制御端子にそれぞれ制御クロックφ１〜φ３を接続し、
ラソ、チ回路１〜３の各出力端子を多数決回路４の第１
〜第３の入力端子に接続し、多数決回路４の出力端子を
出カバソファ５の入力端子に接続し、出力バノファ５の
制御端子に制御クロックφ４を接続する。
なお、多数決回路４は、図示の如く３個のアンド回路Ａ
１〜Ａ３と１個のオア回路ＯＲから成り、その第１〜第
３の入力端子の過半数（本例では２）に入力された情報
と同じ情報を出力するようになっている。
１〜Ａ３と１個のオア回路ＯＲから成り、その第１〜第
３の入力端子の過半数（本例では２）に入力された情報
と同じ情報を出力するようになっている。
第２図は、第１図に示した回路における各部信号の動作
タイミング図である。
タイミング図である。
第１図、第２図を参照して回路動作を説明する。
読出し動作は、同期式の場合はチップイネイブルクロッ
クなどの外部クロックが立ち上がることにより、また非
同期式の場合はアドレス信号の変化を内部で検出するこ
とにより始まる。
クなどの外部クロックが立ち上がることにより、また非
同期式の場合はアドレス信号の変化を内部で検出するこ
とにより始まる。
まずチップ内部で発生させた基本クロックφ０（このク
ロックは従来のＲＯＭで使われるチップセレクトクロッ
クに相当するもので、第１図には図示していない）が立
ち上がることにより回路が活性化され、指定されたセル
（図示せず）の情報が、図示せざるビット線、マルチプ
レクサ、アンプを介してノードＮ１へ読出される。
ロックは従来のＲＯＭで使われるチップセレクトクロッ
クに相当するもので、第１図には図示していない）が立
ち上がることにより回路が活性化され、指定されたセル
（図示せず）の情報が、図示せざるビット線、マルチプ
レクサ、アンプを介してノードＮ１へ読出される。
この情報は、制御クロックφ１をハイレベルにすること
により、ラッチ回路ｌに取り込まれてラッチされる。次
に基本クロックφ０が一端降下してから再び立ち上がる
ことにより、再度同じセルからの読出し動作が行われ、
読出し情報が制御クロックφ２によりラッチ回路２にラ
ッチされる。
により、ラッチ回路ｌに取り込まれてラッチされる。次
に基本クロックφ０が一端降下してから再び立ち上がる
ことにより、再度同じセルからの読出し動作が行われ、
読出し情報が制御クロックφ２によりラッチ回路２にラ
ッチされる。
更に同様の読出し動作がもう一度繰り返され、同じセル
から読出された情報が制御クロックφ３によりラッチ回
路３にラッチされる。
から読出された情報が制御クロックφ３によりラッチ回
路３にラッチされる。
次に多数決回路４により、ラッチされた３つの情報の多
数決を採り、結果を出力バッファ５を介して外部へ読出
す。なお出力バッファ５では、読出し動作が開始されて
から、連続して読出された情報の多数決が採られるまで
、制御クロックφ４がロウレベルとなって出力端子をハ
イインピーダンス状態に保っている。この制御クロック
φ４は、制御クロックφ１．φ３を入力とするＲ−Ｓフ
リップフロップ回路を用いれば容易に発生できる。
数決を採り、結果を出力バッファ５を介して外部へ読出
す。なお出力バッファ５では、読出し動作が開始されて
から、連続して読出された情報の多数決が採られるまで
、制御クロックφ４がロウレベルとなって出力端子をハ
イインピーダンス状態に保っている。この制御クロック
φ４は、制御クロックφ１．φ３を入力とするＲ−Ｓフ
リップフロップ回路を用いれば容易に発生できる。
本実施例の読出し方式では、同一のセルから３回繰り返
して読出しを行い、得られた結果の多数決を採って出力
情報を決定する。このためソフトエラー等の一時的な雑
音により生じる誤読出しを防ぐ上で極めて効果的であり
、しかも１ビツト／１セルであるから、複数セル１ビッ
ト方式のようにビット密度を大幅に低下させることもな
い。本実施例では、読出し回数を３回に設定しているが
、読出しの回数を増やせば、アクセス時間は長（なるも
のの、それだけ信頼性を上げることができる。
して読出しを行い、得られた結果の多数決を採って出力
情報を決定する。このためソフトエラー等の一時的な雑
音により生じる誤読出しを防ぐ上で極めて効果的であり
、しかも１ビツト／１セルであるから、複数セル１ビッ
ト方式のようにビット密度を大幅に低下させることもな
い。本実施例では、読出し回数を３回に設定しているが
、読出しの回数を増やせば、アクセス時間は長（なるも
のの、それだけ信頼性を上げることができる。
また本実施例では、読出し回数を３回と奇数に設定して
いるが、もし情報の誤読出しに一定の傾向があれば、読
出し回数は偶数であってもよい。
いるが、もし情報の誤読出しに一定の傾向があれば、読
出し回数は偶数であってもよい。
たとえば誤読出しのほとんどが、情報「０」を情報「１
」と読んでしまう場合であるなら、多数決の結果として
ｒＯＪ、ｒｌＪ同数が得られたときは「０」を読出し情
報と決定するような構成にすればよい。こうすれば本実
施例を使うことによって得られる高い信頼性をほとんど
失うことなく、読出し時間を短縮できるなどの利点が得
られる。
」と読んでしまう場合であるなら、多数決の結果として
ｒＯＪ、ｒｌＪ同数が得られたときは「０」を読出し情
報と決定するような構成にすればよい。こうすれば本実
施例を使うことによって得られる高い信頼性をほとんど
失うことなく、読出し時間を短縮できるなどの利点が得
られる。
第３図は、本発明の他の実施例を示す回路図である′。
同図に示す実施例は、２個のラッチ回路１゜２、オア回
路ＯＲ１、排他的ノア回路（Ｘ Ｎ ＯＲ）、インバー
タＮＯＴ、出カバソファ５．２個のトランジスタＱｌ、
Ｑ２、制御クロックφＡＴＤ、 φＡＴＤＢ （φＡ
ＴＤの相補信号）、φ５．φ６を用い、ラッチ回路１の
入力端子、出カバソファ５の入力端子、インバータＮＯ
Ｔの入力端子、トランジスタＱ１のソースを相互接続し
てノードＮ１とし、インバータＮＯＴの出力端子をトラ
ンジスタＱ２のソ、−スと接続し、トランジスタＱ１の
ドレインとトランジスタＱ２のドレインとラッチ回路２
の入力端子とを相互接続し、トランジスタＱ１のゲート
に制御クロックφＡＴＤを接続し、オア回路ＯＲＩの第
１の入力端子とトランジスタＱ２のゲートに制御クロッ
クφＡＴＤＢを入力し、ラッチ回路１の制御端子に制御
クロックφ５を入力し、オア回路ＯＲの第２の入力端子
に制御クロックφ６を入力し、オア回路’ＯＲの出力端
子をラッチ回路２の制御端子に接続し、ラッチ回路１゜
２の出力端子をそれぞれ排他的ノア回路ＸＮＯＲの２つ
の入力端子に接続し、排他的ノア回路ＸＮＯＲ回路の出
力端子と出力バッファ５の制御端子を接続してノードＮ
２としている。
路ＯＲ１、排他的ノア回路（Ｘ Ｎ ＯＲ）、インバー
タＮＯＴ、出カバソファ５．２個のトランジスタＱｌ、
Ｑ２、制御クロックφＡＴＤ、 φＡＴＤＢ （φＡ
ＴＤの相補信号）、φ５．φ６を用い、ラッチ回路１の
入力端子、出カバソファ５の入力端子、インバータＮＯ
Ｔの入力端子、トランジスタＱ１のソースを相互接続し
てノードＮ１とし、インバータＮＯＴの出力端子をトラ
ンジスタＱ２のソ、−スと接続し、トランジスタＱ１の
ドレインとトランジスタＱ２のドレインとラッチ回路２
の入力端子とを相互接続し、トランジスタＱ１のゲート
に制御クロックφＡＴＤを接続し、オア回路ＯＲＩの第
１の入力端子とトランジスタＱ２のゲートに制御クロッ
クφＡＴＤＢを入力し、ラッチ回路１の制御端子に制御
クロックφ５を入力し、オア回路ＯＲの第２の入力端子
に制御クロックφ６を入力し、オア回路’ＯＲの出力端
子をラッチ回路２の制御端子に接続し、ラッチ回路１゜
２の出力端子をそれぞれ排他的ノア回路ＸＮＯＲの２つ
の入力端子に接続し、排他的ノア回路ＸＮＯＲ回路の出
力端子と出力バッファ５の制御端子を接続してノードＮ
２としている。
第４図は、第３図に示した回路における各部信号のタイ
ミング図である。
ミング図である。
第３図、第４図を参照して回路動作を説明する。
読出し動作は、図示せざるチップ内部でアドレス信号の
変化を検出し、制御クロックφＡＴＤがハイレベルから
ロウレベルへ変化することにより始まる。制御クロック
φＡＴＤがロウレベルになると基本クロックφＯがハイ
レベルになり、内部回路が活性化されて、指定されたセ
ルの情報が、図示せざるビット線、マルチプレクサ、ア
ンプを介してノードＮ１へ読出される。この情報は制御
クロックφ５によりラッチ回路１にラッチされる。
変化を検出し、制御クロックφＡＴＤがハイレベルから
ロウレベルへ変化することにより始まる。制御クロック
φＡＴＤがロウレベルになると基本クロックφＯがハイ
レベルになり、内部回路が活性化されて、指定されたセ
ルの情報が、図示せざるビット線、マルチプレクサ、ア
ンプを介してノードＮ１へ読出される。この情報は制御
クロックφ５によりラッチ回路１にラッチされる。
またこのとき制御クロックφＡＴＤＢがハイレベルであ
るためトランジスタＱ２が導通し、制御クロックφＡＴ
ＤがロウレベルにあることからトランジスタＱ１がカッ
トオフする。このためインバータＮＯＴを介してラッチ
回路２にはラッチ回路１におけるのと相補的な信号が書
き込まれラッチされる。従ってノードＮ２（排他的ノア
回路ＸＮＯＲの出力端子）がロウレベルとなり、出力バ
ッファ５の出力端子はハイインピーダンス状態となる。
るためトランジスタＱ２が導通し、制御クロックφＡＴ
ＤがロウレベルにあることからトランジスタＱ１がカッ
トオフする。このためインバータＮＯＴを介してラッチ
回路２にはラッチ回路１におけるのと相補的な信号が書
き込まれラッチされる。従ってノードＮ２（排他的ノア
回路ＸＮＯＲの出力端子）がロウレベルとなり、出力バ
ッファ５の出力端子はハイインピーダンス状態となる。
次に基本クロックφ０が一端降下してから再び立ち上が
ることにより、再度同じセルから情報が続出され、この
情報が制御クロックφ６によりラッチ回路２にラッチさ
れる。前回ラッチ回路１にラッチされた情報と今回ラッ
チ回路２にラッチされた情報が排他的ノア回路ＸＮＯＲ
で比較され、等しければノードＮ２がハイレベルとなり
、出力バッファ５を介して、セル情報が読出される。ま
た、これらラッチ回路１．２にラッチされている情報が
等しくなければノードＮ２はロウレベルのまま留まり、
出力バッフ−ア５の出力端子はハイインピーダンス状態
に保たれる。
ることにより、再度同じセルから情報が続出され、この
情報が制御クロックφ６によりラッチ回路２にラッチさ
れる。前回ラッチ回路１にラッチされた情報と今回ラッ
チ回路２にラッチされた情報が排他的ノア回路ＸＮＯＲ
で比較され、等しければノードＮ２がハイレベルとなり
、出力バッファ５を介して、セル情報が読出される。ま
た、これらラッチ回路１．２にラッチされている情報が
等しくなければノードＮ２はロウレベルのまま留まり、
出力バッフ−ア５の出力端子はハイインピーダンス状態
に保たれる。
そして更にもう一度同一のセルからの読出しが行われて
結果が制御クロックφ５によりラッチ回路１にラッチさ
れ、排他的ノア回路ＸＮＯＲにより、ラッチ回路２に前
回からラッチされている情報と比較される。
結果が制御クロックφ５によりラッチ回路１にラッチさ
れ、排他的ノア回路ＸＮＯＲにより、ラッチ回路２に前
回からラッチされている情報と比較される。
この様にしてラッチ回路１，２内の情報が一致するまで
、同一のセルからの読出しが繰り返され、一致した時点
で出力バッファ５を介してセル情報が外部へ読出される
。なお第４図では、最初に読出した情報と２回目に読出
した情報が異なり、２回目に読出した情報と３回目に読
出した情報とが等しくて、出力バッファ５から情報力Ｓ
出力した場合を例にとって示しである。
、同一のセルからの読出しが繰り返され、一致した時点
で出力バッファ５を介してセル情報が外部へ読出される
。なお第４図では、最初に読出した情報と２回目に読出
した情報が異なり、２回目に読出した情報と３回目に読
出した情報とが等しくて、出力バッファ５から情報力Ｓ
出力した場合を例にとって示しである。
このように本実施例では、同一セルから読出された情報
が２度続けて同一である場合のみ外部へ情報を読出す。
が２度続けて同一である場合のみ外部へ情報を読出す。
このためソフトエラー等の一時的な雑音により生じる誤
動作を防ぐ上で極めて効果的であり、しかも１ビツト／
１セルであるから、複数セル１ビツト方弐のようにビッ
ト密度を低下させることもない。
動作を防ぐ上で極めて効果的であり、しかも１ビツト／
１セルであるから、複数セル１ビツト方弐のようにビッ
ト密度を低下させることもない。
本実施例で使っている基本クロックφ０は、内部で読出
し動作を繰り返すための基本クロックとして使われ、ラ
ッチ回路１．２にラッチされている情報が等しいことを
確認してから、別番地のセルに対する読出し動作が開始
されるまではロウレベルに固定される。このような動作
タイミングをもつ基本クロックφ０を発生させるために
は、例えば第５図に示すような回路を用いればよい。
し動作を繰り返すための基本クロックとして使われ、ラ
ッチ回路１．２にラッチされている情報が等しいことを
確認してから、別番地のセルに対する読出し動作が開始
されるまではロウレベルに固定される。このような動作
タイミングをもつ基本クロックφ０を発生させるために
は、例えば第５図に示すような回路を用いればよい。
この回路ではナンド回路ＮＡＮＤ、２個のインバータＮ
０ＴＥ、Ｎ０Ｔ２．２個のトランジスタＱ３．Ｑ４、遅
延回路６、制御クロックφＡＴＤ、第３図におけるノー
ドＮ２のノード電圧ＶＮ２を使い、ナンド回路ＮＡＮＤ
の２つの入力端子に制御クロックφＡＴＤ、ノード電圧
ＶＮ２を接続し、ナンド回路ＮＡＮＤの出力端子をトラ
ンジスタＱ３のゲートと第１のインバータＮ０Ｔ１の入
力端子とに接続し、第１のインバータＮ０Ｔ１の出力端
子をトランジスタＱ４のゲートに接続し、トランジスタ
Ｑ３のソースと第２のインバータＮ０Ｔ２の出力端子と
を接続し、トランジスタＱ３のドレインと遅延回路６の
一方の端子とを接続し、トランジスタＱ４のドレインと
第２のインバータＮ０Ｔ２の入力端子と遅延回路６の他
方の端子を相互接続して出力端子としている。
０ＴＥ、Ｎ０Ｔ２．２個のトランジスタＱ３．Ｑ４、遅
延回路６、制御クロックφＡＴＤ、第３図におけるノー
ドＮ２のノード電圧ＶＮ２を使い、ナンド回路ＮＡＮＤ
の２つの入力端子に制御クロックφＡＴＤ、ノード電圧
ＶＮ２を接続し、ナンド回路ＮＡＮＤの出力端子をトラ
ンジスタＱ３のゲートと第１のインバータＮ０Ｔ１の入
力端子とに接続し、第１のインバータＮ０Ｔ１の出力端
子をトランジスタＱ４のゲートに接続し、トランジスタ
Ｑ３のソースと第２のインバータＮ０Ｔ２の出力端子と
を接続し、トランジスタＱ３のドレインと遅延回路６の
一方の端子とを接続し、トランジスタＱ４のドレインと
第２のインバータＮ０Ｔ２の入力端子と遅延回路６の他
方の端子を相互接続して出力端子としている。
動作原理を述べる。読出し動作が開始されてからラッチ
回路１．２にラッチされている情報が一致するまでは、
制御クロックφＡＴＤ、ノード電圧ＶＮ２のどちから一
方が第４図に見られる如くロウレベルであるためトラン
ジスタＱ３が導通し、トランジスタＱ３、遅延回路６、
第２のインバータＮ０Ｔ２によりループが形成れる。こ
のループにより出力端子からは、一定の周期でロウレベ
ル。
回路１．２にラッチされている情報が一致するまでは、
制御クロックφＡＴＤ、ノード電圧ＶＮ２のどちから一
方が第４図に見られる如くロウレベルであるためトラン
ジスタＱ３が導通し、トランジスタＱ３、遅延回路６、
第２のインバータＮ０Ｔ２によりループが形成れる。こ
のループにより出力端子からは、一定の周期でロウレベ
ル。
ハイレベルを繰り返すクロックφＯが得られる。
またラッチ回路１，２にラッチされている情報が一致し
て、外部に情報が読出された後は、制御クロックφＡＴ
Ｄ、ノード電圧ＶＮ２が共にハイレベルになることから
、トランジスタＱ３がカットオフとなってこのループが
切断されると共に、トランジスタＱ４が導通ずることに
より基本クロックφＯはロウレベルに固定される。
て、外部に情報が読出された後は、制御クロックφＡＴ
Ｄ、ノード電圧ＶＮ２が共にハイレベルになることから
、トランジスタＱ３がカットオフとなってこのループが
切断されると共に、トランジスタＱ４が導通ずることに
より基本クロックφＯはロウレベルに固定される。
以上説明したことから分かるように、本発明による読出
し方式を使えば、ＲＯＭメモリに小規模の回路を付加す
るのみでほとんどドツト密度を低下させることなく、ソ
フトエラー等の一時的な雑音により生じる誤読出しを防
ぐことができ、極めて信頬性の高い読出し動作が行える
という利点がある。
し方式を使えば、ＲＯＭメモリに小規模の回路を付加す
るのみでほとんどドツト密度を低下させることなく、ソ
フトエラー等の一時的な雑音により生じる誤読出しを防
ぐことができ、極めて信頬性の高い読出し動作が行える
という利点がある。
第１図は本発明の一実施例を示す回路図、第２図は第１
図の回路における各部信号の動作タイミングを示す波形
図、第３図は本発明の他の実施例を示す回路図、第４図
は第３図の回路における各部信号の動作タイミングを示
す波形図、第５図は第３図に示した実施例で使用する基
本クロックの発生回路例を示した回路図、である。 符号の説明 １〜３・・・ラッチ回路、４・・・多数決回路、５・・
・出カバソファ、６・・・遅延回路 代理人 弁理士 並 木 昭 夫 代理人 弁理士 松 崎 清 ムｏｌｎ δ≠ −（Ｉｔ−−８−参 ÷ 参 歳 ９月
図の回路における各部信号の動作タイミングを示す波形
図、第３図は本発明の他の実施例を示す回路図、第４図
は第３図の回路における各部信号の動作タイミングを示
す波形図、第５図は第３図に示した実施例で使用する基
本クロックの発生回路例を示した回路図、である。 符号の説明 １〜３・・・ラッチ回路、４・・・多数決回路、５・・
・出カバソファ、６・・・遅延回路 代理人 弁理士 並 木 昭 夫 代理人 弁理士 松 崎 清 ムｏｌｎ δ≠ −（Ｉｔ−−８−参 ÷ 参 歳 ９月
Claims (1)
- 【特許請求の範囲】 １）読出し専用メモリにおいて、セルに記憶されている
情報を読出す場合、Ｎ個（Ｎは奇数とする）のラッチ回
路と１個の多数決論理回路を用い、メモリ内部で同一の
セルから連続してＮ回情報を読出し、ｎ番目（Ｎ≧ｎ≧
１）の読出し結果を上記ｎ番目のラッチ回路に取り込ん
でラッチし、上記多数決論理回路により、上記Ｎ個のラ
ッチ回路にラッチされている情報の多数決を採って出力
情報を決定することを特徴とするメモリ読出し方式。 ２）読出し専用メモリにおいて、セルに記憶されている
情報を読出す場合、Ｉ個のラッチ回路と１個の比較回路
を用い、メモリ内部で同一のセルから連続してＩ回情報
を読出し、ｉ番目（Ｉ≧ｉ≧１）の読出し結果を上記ｉ
番目のラッチ回路に取り込んでラッチし、上記Ｉ個のラ
ッチ回路にラッチされている全情報を上記比較回路によ
り比較して、全てが一致したときはその情報を外部に読
出し、一致しないときは更に読出し動作を繰り返しｊ番
目（但しｊ＝ｉ＋Ｉ×ｋ、またＩ≧ｉ≧１、に＝１、２
、…）に読出した結果をｉ番目のラッチ回路に取り込ん
でラッチし、上記Ｉ個のラッチ回路にラッチされている
情報が全て一致していることを、上記比較回路により確
認してからその情報を外部に読出すことを特徴とするメ
モリ読出し方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60162100A JPS6224498A (ja) | 1985-07-24 | 1985-07-24 | メモリ読出し方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60162100A JPS6224498A (ja) | 1985-07-24 | 1985-07-24 | メモリ読出し方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6224498A true JPS6224498A (ja) | 1987-02-02 |
Family
ID=15748054
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60162100A Pending JPS6224498A (ja) | 1985-07-24 | 1985-07-24 | メモリ読出し方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6224498A (ja) |
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