JPH0745096A - ビットエラー訂正機能付き半導体メモリ - Google Patents
ビットエラー訂正機能付き半導体メモリInfo
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- JPH0745096A JPH0745096A JP5209958A JP20995893A JPH0745096A JP H0745096 A JPH0745096 A JP H0745096A JP 5209958 A JP5209958 A JP 5209958A JP 20995893 A JP20995893 A JP 20995893A JP H0745096 A JPH0745096 A JP H0745096A
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- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
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Abstract
(57)【要約】
【目的】通常動作時のデータの書込み、読出しサイクル
時間を増大することなく、データ保持時に発生するビッ
トエラーの訂正を有効に行なう半導体メモリの提供。 【構成】複数の情報メモリセルと、検査用メモリセルと
パリティ情報を生成する手段とパリティ情報を所定の検
査用メモリセルに書き込む手段と、誤り情報を保持する
情報メモリセルを検出し誤り情報を訂正する手段とを有
する半導体メモリにおいて、外部端子に与えられた状態
に基づき動作モードを検知するモード検知手段を備え、
第1動作モード検知時には全ての検査用メモリセルに対
してパリティ情報の生成および書き込みを一斉に行い、
第2動作モード検知時には全ての情報メモリセルの中か
ら誤り番地を抽出し誤り情報を訂正する。
時間を増大することなく、データ保持時に発生するビッ
トエラーの訂正を有効に行なう半導体メモリの提供。 【構成】複数の情報メモリセルと、検査用メモリセルと
パリティ情報を生成する手段とパリティ情報を所定の検
査用メモリセルに書き込む手段と、誤り情報を保持する
情報メモリセルを検出し誤り情報を訂正する手段とを有
する半導体メモリにおいて、外部端子に与えられた状態
に基づき動作モードを検知するモード検知手段を備え、
第1動作モード検知時には全ての検査用メモリセルに対
してパリティ情報の生成および書き込みを一斉に行い、
第2動作モード検知時には全ての情報メモリセルの中か
ら誤り番地を抽出し誤り情報を訂正する。
Description
【0001】
【産業上の利用分野】本発明は、ビットエラー訂正機能
を有する半導体メモリに関し、特に低電源電圧データ保
持時に発生するビットエラー訂正機能を有する半導体メ
モリに関する。
を有する半導体メモリに関し、特に低電源電圧データ保
持時に発生するビットエラー訂正機能を有する半導体メ
モリに関する。
【0002】
【従来の技術】従来、ビットエラー訂正機能を有する半
導体メモリとしては、例えば特公昭62-35198号公報、特
公昭62-35199号公報、特開平2-150000号公報等に記載さ
れているものがある。以下に、特公昭62-35198号公報に
ついてその概略を説明する。
導体メモリとしては、例えば特公昭62-35198号公報、特
公昭62-35199号公報、特開平2-150000号公報等に記載さ
れているものがある。以下に、特公昭62-35198号公報に
ついてその概略を説明する。
【0003】図4、図5は、従来のビットエラー訂正機
能を有する半導体メモリの原理説明図である。このビッ
トエラー訂正機能付き半導体メモリは、水平・垂直パリ
ティチェック方式を1次元化し、1本のワード線に接続
しているメモリセル単位で適用させることにより、半導
体メモリ内で発生するビットエラーを自己訂正するもの
である。
能を有する半導体メモリの原理説明図である。このビッ
トエラー訂正機能付き半導体メモリは、水平・垂直パリ
ティチェック方式を1次元化し、1本のワード線に接続
しているメモリセル単位で適用させることにより、半導
体メモリ内で発生するビットエラーを自己訂正するもの
である。
【0004】図4において、仮に16個の情報メモリセ
ルを考えた場合、その16個のメモリセルを4×4のマ
トリクス上に配置し、検査用メモリセルとして水平方向
のパリティデータ2として4ビット、垂直方向のパリテ
ィデータ3として4ビットが配置される。
ルを考えた場合、その16個のメモリセルを4×4のマ
トリクス上に配置し、検査用メモリセルとして水平方向
のパリティデータ2として4ビット、垂直方向のパリテ
ィデータ3として4ビットが配置される。
【0005】ここで、16個の情報メモリセル1、4個
の水平検査用メモリセル2、及び4個の垂直検査用メモ
リセル3を図4の破線矢印で示すように移動すると、図
4の2次元マトリクスは、図5に示すような1次元マト
リクスに変換することができる。
の水平検査用メモリセル2、及び4個の垂直検査用メモ
リセル3を図4の破線矢印で示すように移動すると、図
4の2次元マトリクスは、図5に示すような1次元マト
リクスに変換することができる。
【0006】このため、1本のワード線を選択し、同時
に得られる24個のビット情報を検索することによっ
て、24ビットのうち情報メモリセルのデータ16個に
1ビットのエラーが発生した場合、その位置を検出し、
さらに誤りデータを訂正することができる。
に得られる24個のビット情報を検索することによっ
て、24ビットのうち情報メモリセルのデータ16個に
1ビットのエラーが発生した場合、その位置を検出し、
さらに誤りデータを訂正することができる。
【0007】また、前記従来例のうちその他の半導体メ
モリは、マトリクスのとり方等を工夫して、総メモリセ
ル数をできるだけ少なくし、チップ面積の増大化を回避
するものであり、実際の基本的動作は共通であり以下に
示すとおりである。
モリは、マトリクスのとり方等を工夫して、総メモリセ
ル数をできるだけ少なくし、チップ面積の増大化を回避
するものであり、実際の基本的動作は共通であり以下に
示すとおりである。
【0008】まず、電源投入時、全ての情報メモリセル
及び検査用メモリセルを“0”にクリアする。
及び検査用メモリセルを“0”にクリアする。
【0009】書き込みサイクルでは、書き込みアドレス
に書き込まれる前のデータを検出すると同時に、該当す
るアドレスが所属する2組の情報メモリセルグループの
各情報メモリセルデータを検出する。
に書き込まれる前のデータを検出すると同時に、該当す
るアドレスが所属する2組の情報メモリセルグループの
各情報メモリセルデータを検出する。
【0010】ここで、各組の情報メモリセルデータから
得られるパリティ情報と予め検査用メモリセルに記憶さ
れたパリティ情報を比較し、もし該当アドレスのデータ
が誤っていると判定された場合にはこれを訂正する。
得られるパリティ情報と予め検査用メモリセルに記憶さ
れたパリティ情報を比較し、もし該当アドレスのデータ
が誤っていると判定された場合にはこれを訂正する。
【0011】訂正されたデータと書き込みデータとが比
較され、必要であれば、前記2組のグループの検査用メ
モリセルのデータを更新すると共に、該当アドレスには
新たなデータが書き込まれる。
較され、必要であれば、前記2組のグループの検査用メ
モリセルのデータを更新すると共に、該当アドレスには
新たなデータが書き込まれる。
【0012】読み出しサイクルにおいても、書き込み時
と同様な手順で読み出しデータの誤り有無を検査し、必
要があればこれを訂正した後にデータを出力端子に伝達
する。
と同様な手順で読み出しデータの誤り有無を検査し、必
要があればこれを訂正した後にデータを出力端子に伝達
する。
【0013】また、特開平2-242453公報には、ハンドヘ
ルドターミナル装置に実装されるスタティックRAMに
おいて、装置の電源をOFFしスタティックRAMを低
電圧でサポートしている時にソフトエラーが発生し易い
ので、固定的なデータであるプログラムには予め垂直パ
リティ及び水平パリティを付加しておき、また可変的デ
ータである入力データ等は電源OFF時に水平パリティ
を付加しておいて、電源ON中のデータ読み出し時に、
パリティチェックを行なってエラーが検出された時にこ
れを修正し、低電圧でメモリサポートされている時に発
生率の高いソフトエラーを使用時に自動的に修正すると
いう、スタティックRAMのソフトエラーの修正方法が
開示されている。
ルドターミナル装置に実装されるスタティックRAMに
おいて、装置の電源をOFFしスタティックRAMを低
電圧でサポートしている時にソフトエラーが発生し易い
ので、固定的なデータであるプログラムには予め垂直パ
リティ及び水平パリティを付加しておき、また可変的デ
ータである入力データ等は電源OFF時に水平パリティ
を付加しておいて、電源ON中のデータ読み出し時に、
パリティチェックを行なってエラーが検出された時にこ
れを修正し、低電圧でメモリサポートされている時に発
生率の高いソフトエラーを使用時に自動的に修正すると
いう、スタティックRAMのソフトエラーの修正方法が
開示されている。
【0014】
【発明が解決しようとする課題】以上説明した従来の半
導体メモリにおけるビットエラーの訂正は、書き込み及
び読み出しの全てのサイクルで指定された番地の情報メ
モリセルが属する複数のグループにおいて、該グループ
に含まれる全ての情報メモリセルのデータを検索し、得
られたパリティ情報と対応する検査用メモリセルのデー
タを比較し、誤りがあれば、これを訂正する。
導体メモリにおけるビットエラーの訂正は、書き込み及
び読み出しの全てのサイクルで指定された番地の情報メ
モリセルが属する複数のグループにおいて、該グループ
に含まれる全ての情報メモリセルのデータを検索し、得
られたパリティ情報と対応する検査用メモリセルのデー
タを比較し、誤りがあれば、これを訂正する。
【0015】従って、ビットエラー訂正機能を持たない
半導体メモリと比較して、この種の半導体メモリでは、
上記エラーの検査及び訂正を行うため、書き込み及び読
み出しのサイクル時間を長くしなければならないという
欠点があった。
半導体メモリと比較して、この種の半導体メモリでは、
上記エラーの検査及び訂正を行うため、書き込み及び読
み出しのサイクル時間を長くしなければならないという
欠点があった。
【0016】また、検査及び訂正にかかる時間を短くす
るためには、情報メモリセルグループを細分化し、デー
タの検索時間を短くする方法があるが、この場合検査用
メモリセルが増加しチップ面積の増大化を招くばかりで
なく、検査用メモリセルのエラー発生確率も増加すると
いう欠点がある。
るためには、情報メモリセルグループを細分化し、デー
タの検索時間を短くする方法があるが、この場合検査用
メモリセルが増加しチップ面積の増大化を招くばかりで
なく、検査用メモリセルのエラー発生確率も増加すると
いう欠点がある。
【0017】通常、スタティックRAMのように低電圧
電源データ保持機能を持つ半導体メモリにおいては、動
作電源電圧が5V、データ保持電源電圧が2Vという規
格となっている。
電源データ保持機能を持つ半導体メモリにおいては、動
作電源電圧が5V、データ保持電源電圧が2Vという規
格となっている。
【0018】α線の入射によって発生する非固定的なビ
ットエラーの発生率は、電源電圧に大きく依存する。こ
れは、メモリセル節点に蓄えられる電荷量の違いによる
もので、電源電圧5V時には約1Fit(1Fit=1
0-9/h)以下のエラー発生率であるのに対して、電源
電圧2V時には5V時の1000倍程度も悪化する。
ットエラーの発生率は、電源電圧に大きく依存する。こ
れは、メモリセル節点に蓄えられる電荷量の違いによる
もので、電源電圧5V時には約1Fit(1Fit=1
0-9/h)以下のエラー発生率であるのに対して、電源
電圧2V時には5V時の1000倍程度も悪化する。
【0019】したがって、低電圧電源データ保持機能を
持つ半導体メモリでは、データ保持時に発生するビット
エラーの訂正さえ行えば、通常の使用環境においては、
十分信頼性の高いデバイスとして動作し得る。
持つ半導体メモリでは、データ保持時に発生するビット
エラーの訂正さえ行えば、通常の使用環境においては、
十分信頼性の高いデバイスとして動作し得る。
【0020】低電圧のデータ保持時に発生率の高いスタ
ティックRAMのソフトエラーを自動修正する方法を開
示した特開平2-242453公報は、電源オン時の通常のデー
タ読み出し時にパリティチェックを行ないエラー訂正を
行なうもので、前述したように読み出しサイクル時間が
長くなるという問題がある。さらに特開平2-242453公報
では、電源オフ時に水平パリティの付加動作が行なわれ
るが、半導体メモリにおいては電源オフ時に内部回路を
動作させることは困難である。
ティックRAMのソフトエラーを自動修正する方法を開
示した特開平2-242453公報は、電源オン時の通常のデー
タ読み出し時にパリティチェックを行ないエラー訂正を
行なうもので、前述したように読み出しサイクル時間が
長くなるという問題がある。さらに特開平2-242453公報
では、電源オフ時に水平パリティの付加動作が行なわれ
るが、半導体メモリにおいては電源オフ時に内部回路を
動作させることは困難である。
【0021】したがって、本発明はこのような問題点を
解決し、通常動作時におけるデータの書き込み、読み出
しのサイクル時間を長くすることなく、データ保持時に
発生するビットエラーの訂正を有効に行なう半導体メモ
リを提供することを目的とする。
解決し、通常動作時におけるデータの書き込み、読み出
しのサイクル時間を長くすることなく、データ保持時に
発生するビットエラーの訂正を有効に行なう半導体メモ
リを提供することを目的とする。
【0022】
【課題を解決するための手段】前記目的を達成するため
本発明は、情報を記憶する複数の情報メモリセルと、グ
ループ化された該情報メモリセルの各々に記憶された、
複数のビット情報に関する検査情報を記憶する検査用メ
モリセルと、前記グループ化された複数のビット情報を
検索し、その情報に対応したパリティ情報を生成する手
段と、該パリティ情報を所定の検査用メモリセルに書き
込む手段と、及び、該パリティ情報を所定の検査用メモ
リセルの情報と比較することにより、誤り情報を保持す
る情報メモリセルの番地を検出し該誤り情報を訂正する
手段と、を有する半導体メモリにおいて、外部端子に与
えられた所定の状態に基づき動作モードを検知するモー
ド検知手段を備え、前記モード検知手段が、第1の動作
モードを検知した際には全ての検査用メモリセルに対し
て前記パリティ情報の生成、及び書き込みを一斉に行
い、第2の動作モードを検知した際には全ての情報メモ
リセルの中から誤り番地を抽出し誤り情報を訂正するこ
とを特徴とする半導体メモリを提供する。
本発明は、情報を記憶する複数の情報メモリセルと、グ
ループ化された該情報メモリセルの各々に記憶された、
複数のビット情報に関する検査情報を記憶する検査用メ
モリセルと、前記グループ化された複数のビット情報を
検索し、その情報に対応したパリティ情報を生成する手
段と、該パリティ情報を所定の検査用メモリセルに書き
込む手段と、及び、該パリティ情報を所定の検査用メモ
リセルの情報と比較することにより、誤り情報を保持す
る情報メモリセルの番地を検出し該誤り情報を訂正する
手段と、を有する半導体メモリにおいて、外部端子に与
えられた所定の状態に基づき動作モードを検知するモー
ド検知手段を備え、前記モード検知手段が、第1の動作
モードを検知した際には全ての検査用メモリセルに対し
て前記パリティ情報の生成、及び書き込みを一斉に行
い、第2の動作モードを検知した際には全ての情報メモ
リセルの中から誤り番地を抽出し誤り情報を訂正するこ
とを特徴とする半導体メモリを提供する。
【0023】本発明者らは、前述の通り、半導体メモリ
のエラー発生率が使用条件により大きく変化することに
着目し、エラー発生率が高い状態になる直前に、全ての
検査用メモリセルに所定のパリティ情報を書き込み、エ
ラー発生率が高い状態が終了した直後、該検査用メモリ
セルのパリティ情報を参照データとして、全ての情報メ
モリセルを検索し誤り番地の検出と誤りデータの訂正を
行い、通常動作時においては誤り訂正機能を持たない半
導体メモリと同等に高速に動作するように構成された本
発明の半導体メモリを完成させるに至った。
のエラー発生率が使用条件により大きく変化することに
着目し、エラー発生率が高い状態になる直前に、全ての
検査用メモリセルに所定のパリティ情報を書き込み、エ
ラー発生率が高い状態が終了した直後、該検査用メモリ
セルのパリティ情報を参照データとして、全ての情報メ
モリセルを検索し誤り番地の検出と誤りデータの訂正を
行い、通常動作時においては誤り訂正機能を持たない半
導体メモリと同等に高速に動作するように構成された本
発明の半導体メモリを完成させるに至った。
【0024】本発明の半導体メモリは、外部端子の状態
により動作モードを検知するモード検知回路と、検査用
メモリセルへのパリティ情報の書き込みと誤りビットデ
ータの訂正動作を制御する情報検査制御回路、及びメモ
リセルのデータを検索する情報検査回路を具備してい
る。
により動作モードを検知するモード検知回路と、検査用
メモリセルへのパリティ情報の書き込みと誤りビットデ
ータの訂正動作を制御する情報検査制御回路、及びメモ
リセルのデータを検索する情報検査回路を具備してい
る。
【0025】
【実施例】図面を参照して、本発明の実施例を以下に説
明する。
明する。
【0026】図1は、本発明の半導体メモリをスタティ
ックRAM(以下「SRAM」という)に適用した場合
の一実施例である。
ックRAM(以下「SRAM」という)に適用した場合
の一実施例である。
【0027】図1に示すように、本実施例においてSR
AMはn×nのマトリックスに構成されており、MCXY
は情報メモリセルで、各ワード線WDXには列検査用メ
モリセルRPXが接続され、各ビット線対DY, ̄DYに
は行検査用メモリセルCPYが接続され、MOSFET
で構成される負荷回路により終端される。なお、記号 ̄
は反転を表わす。
AMはn×nのマトリックスに構成されており、MCXY
は情報メモリセルで、各ワード線WDXには列検査用メ
モリセルRPXが接続され、各ビット線対DY, ̄DYに
は行検査用メモリセルCPYが接続され、MOSFET
で構成される負荷回路により終端される。なお、記号 ̄
は反転を表わす。
【0028】また、SRAMは、外部端子の状態を検知
するモード検知回路と、検査用メモリセルへのパリティ
情報の書き込みと誤りビットデータの訂正動作を制御す
る情報検査制御回路を具備し、情報検査回路部で、パリ
ティ情報の生成、比較、誤りデータの訂正を行う。情報
検査回路部において同一符号を付したゲートは、すべて
同期して動作する。
するモード検知回路と、検査用メモリセルへのパリティ
情報の書き込みと誤りビットデータの訂正動作を制御す
る情報検査制御回路を具備し、情報検査回路部で、パリ
ティ情報の生成、比較、誤りデータの訂正を行う。情報
検査回路部において同一符号を付したゲートは、すべて
同期して動作する。
【0029】まず、通常の書き込み、読み出し動作につ
いて以下に説明する。通常動作の場合、列選択回路は、
外部アドレス端子に入力されたアドレスにしたがって列
アドレスバッファ回路を介して所定のワード線を選択
し、該選択したワード線の電圧を高レベルとする。
いて以下に説明する。通常動作の場合、列選択回路は、
外部アドレス端子に入力されたアドレスにしたがって列
アドレスバッファ回路を介して所定のワード線を選択
し、該選択したワード線の電圧を高レベルとする。
【0030】また、行選択回路も同様に外部アドレス端
子に入力されたアドレスにしたがって行アドレスバッフ
ァ回路を介して所定のビット線対と共通データバスD
B, ̄DBを電気的に接続させる。
子に入力されたアドレスにしたがって行アドレスバッフ
ァ回路を介して所定のビット線対と共通データバスD
B, ̄DBを電気的に接続させる。
【0031】このようにして、書き込み時には、I/O
端子に入力されたデータを入出力制御回路を介して所定
の情報メモリセルMCXYに伝達してこれを記憶し、読み
出し時には、所定の情報メモリセルMCXYから入出力制
御回路を介してI/O端子にセルデータを伝達しこれを
出力することができる。
端子に入力されたデータを入出力制御回路を介して所定
の情報メモリセルMCXYに伝達してこれを記憶し、読み
出し時には、所定の情報メモリセルMCXYから入出力制
御回路を介してI/O端子にセルデータを伝達しこれを
出力することができる。
【0032】すなわち、通常動作モードでは、誤り訂正
機能を持たないSRAMと同様な動作を行い、高速な書
き込み、読み出しが可能である。
機能を持たないSRAMと同様な動作を行い、高速な書
き込み、読み出しが可能である。
【0033】次に、図1を参照して、検査用メモリセル
に、各情報メモリセルグループのパリティ情報を書き込
むパリティ書き込みモードの動作について説明する。
に、各情報メモリセルグループのパリティ情報を書き込
むパリティ書き込みモードの動作について説明する。
【0034】モード検知回路は、外部端子に与えられた
状態に基づき第1の状態(「動作モード」ともいう)を
検知すると、パリティクロックφPCを発生させる。情報
検査制御回路は、このパリティクロックφPCを取り込
み、内部回路を外部端子から電気的に遮断すると同時
に、行及び列選択回路と、情報検査回路部を制御する。
状態に基づき第1の状態(「動作モード」ともいう)を
検知すると、パリティクロックφPCを発生させる。情報
検査制御回路は、このパリティクロックφPCを取り込
み、内部回路を外部端子から電気的に遮断すると同時
に、行及び列選択回路と、情報検査回路部を制御する。
【0035】本動作モードでは、まず情報検査回路部内
のラッチ回路LCのデータは、全て“0”にクリアされ
る。
のラッチ回路LCのデータは、全て“0”にクリアされ
る。
【0036】列選択回路は、全てのワード線WDXを順
に選択していく。また、行選択回路は、全てのビット線
対DY, ̄DYを情報検査回路部に接続する。
に選択していく。また、行選択回路は、全てのビット線
対DY, ̄DYを情報検査回路部に接続する。
【0037】最初にワード線WD0が選択されると、各
ビット線対DY, ̄DYに伝達された0列の情報メモリセ
ルMC00〜MCn0のデータは、センスアンプSAによっ
て読み出される。
ビット線対DY, ̄DYに伝達された0列の情報メモリセ
ルMC00〜MCn0のデータは、センスアンプSAによっ
て読み出される。
【0038】これらの読み出しデータは、縦続接続され
た2入力の排他的論理和ゲート(Exclusive ORゲート;
「EORゲート」という)E1の入力端子にそれぞれ入
力され、最終段のEORゲートE1から0列のパリティ
情報が生成される。
た2入力の排他的論理和ゲート(Exclusive ORゲート;
「EORゲート」という)E1の入力端子にそれぞれ入
力され、最終段のEORゲートE1から0列のパリティ
情報が生成される。
【0039】このパリティ情報は、ゲートS5を介して
書き込みドライバWDPによって列検査用メモリセルR
P0に書き込まれる。
書き込みドライバWDPによって列検査用メモリセルR
P0に書き込まれる。
【0040】またセンスアンプSAの出力である読み出
しデータは、EORゲートE2の一方の入力端子に入力
され、他方の入力端子にはラッチ回路LCにラッチされ
たデータがゲートS2を介して入力され、EORゲート
E2の出力は、ゲートS2が遮断された後、ゲートS1
を介してラッチ回路LCのデータを更新する。
しデータは、EORゲートE2の一方の入力端子に入力
され、他方の入力端子にはラッチ回路LCにラッチされ
たデータがゲートS2を介して入力され、EORゲート
E2の出力は、ゲートS2が遮断された後、ゲートS1
を介してラッチ回路LCのデータを更新する。
【0041】以上の動作をn列のワード線WDnが選択
されるまで繰り返すと列検査用メモリセルRP0〜RPn
には、各列のパリティデータが書き込まれ、ラッチ回路
LCには、最終的に各行のパリティデータがラッチされ
る。
されるまで繰り返すと列検査用メモリセルRP0〜RPn
には、各列のパリティデータが書き込まれ、ラッチ回路
LCには、最終的に各行のパリティデータがラッチされ
る。
【0042】最後に、行検査用メモリセルのワード線W
DPが選択されると、ラッチ回路LCのラッチデータが
ゲートS3を介して、書き込みドライバWDにより、各
行検査用メモリセルCP0〜CPnに書き込まれる。
DPが選択されると、ラッチ回路LCのラッチデータが
ゲートS3を介して、書き込みドライバWDにより、各
行検査用メモリセルCP0〜CPnに書き込まれる。
【0043】以上、検査用メモリセルへのパリティデー
タ書き込みが完了すると、情報検査制御回路は、再び外
部端子情報を内部回路に電気的に接続し、通常動作モー
ドにもどる。
タ書き込みが完了すると、情報検査制御回路は、再び外
部端子情報を内部回路に電気的に接続し、通常動作モー
ドにもどる。
【0044】次に、情報メモリセル内に発生したビット
エラーを検索し、これを訂正する誤り訂正モードの動作
について説明する。
エラーを検索し、これを訂正する誤り訂正モードの動作
について説明する。
【0045】モード検知回路は、外部端子に与えられた
状態に基づき第2の動作モードを検知すると、誤り訂正
クロックφECを発生する。情報検査制御回路は、誤り訂
正クロックφECを取り込み、内部回路を外部端子から電
気的に遮断すると同時に、行及び列選択回路と、情報検
査回路部を制御する。
状態に基づき第2の動作モードを検知すると、誤り訂正
クロックφECを発生する。情報検査制御回路は、誤り訂
正クロックφECを取り込み、内部回路を外部端子から電
気的に遮断すると同時に、行及び列選択回路と、情報検
査回路部を制御する。
【0046】本動作モードでも、まず、ラッチ回路LC
のデータは、全て“0”にクリアされ、列選択回路は、
全てのワード線WDXを順に選択していく。また、行選
択回路は、全てのビット線対DY, ̄DYを情報検査回路
部に接続する。
のデータは、全て“0”にクリアされ、列選択回路は、
全てのワード線WDXを順に選択していく。また、行選
択回路は、全てのビット線対DY, ̄DYを情報検査回路
部に接続する。
【0047】最初にワード線WD0が選択されると、各
ビット線対DY, ̄DYに伝達された0列の情報メモリセ
ルMC00〜MCn0のデータはセンスアップSAによって
読み出される。これらセンスアンプSAによって読み出
されたデータは、縦続接続された2入力EORゲートE
1の一方の入力端子にそれぞれ入力され、最終段のEO
RゲートE1から0列のパリティ情報が生成される。
ビット線対DY, ̄DYに伝達された0列の情報メモリセ
ルMC00〜MCn0のデータはセンスアップSAによって
読み出される。これらセンスアンプSAによって読み出
されたデータは、縦続接続された2入力EORゲートE
1の一方の入力端子にそれぞれ入力され、最終段のEO
RゲートE1から0列のパリティ情報が生成される。
【0048】このパリティ情報は、列検査用メモリセル
RP0のデータを読み出したセンスアップSAPの出力
とEORゲートE3により比較される。
RP0のデータを読み出したセンスアップSAPの出力
とEORゲートE3により比較される。
【0049】EORゲートE3の出力は、列選択回路内
の誤り列ラッチ回路に接続されている。EORゲートE
3の出力が“1”の場合、すなわち0列のパリティ情報
と列検査用メモリセルのデータが不一致の時、0列が、
前記誤り列ラッチ回路に誤り情報メモリセルを含む列と
してラッチされる。
の誤り列ラッチ回路に接続されている。EORゲートE
3の出力が“1”の場合、すなわち0列のパリティ情報
と列検査用メモリセルのデータが不一致の時、0列が、
前記誤り列ラッチ回路に誤り情報メモリセルを含む列と
してラッチされる。
【0050】またセンスアンプSAの出力である読み出
しデータは、EORゲートE2の一方の入力端子に入力
され、他方の入力端子にはラッチ回路LCにラッチされ
たデータがゲートS2を介して入力され、EORゲート
E2の出力は、S2が遮断された後、ゲートS1を介し
てラッチ回路LCのデータを更新する。
しデータは、EORゲートE2の一方の入力端子に入力
され、他方の入力端子にはラッチ回路LCにラッチされ
たデータがゲートS2を介して入力され、EORゲート
E2の出力は、S2が遮断された後、ゲートS1を介し
てラッチ回路LCのデータを更新する。
【0051】以上の動作をn列のワード線WDnが選択
されるまで繰り返すと、誤り情報メモリセルが存在する
場合は、その列が、誤り列ラッチ回路にラッチされ、情
報検査回路部のラッチ回路LCには、最終的に各行のパ
リティデータがラッチされる。誤り列ラッチ回路に誤り
列がラッチされなかった場合、本モードはここで終了す
る。
されるまで繰り返すと、誤り情報メモリセルが存在する
場合は、その列が、誤り列ラッチ回路にラッチされ、情
報検査回路部のラッチ回路LCには、最終的に各行のパ
リティデータがラッチされる。誤り列ラッチ回路に誤り
列がラッチされなかった場合、本モードはここで終了す
る。
【0052】誤り列が存在した場合、行検査用メモリセ
ルのワード線WDPが選択され、各行の行検査用メモリ
セルCP0〜CPnの読み出し情報と、S2を介し伝達さ
れるラッチ回路LCのラッチデータとがEORゲートE
2によって比較される。EORゲートE2の出力は、S
1を介して、ラッチ回路LCのデータを更新する。
ルのワード線WDPが選択され、各行の行検査用メモリ
セルCP0〜CPnの読み出し情報と、S2を介し伝達さ
れるラッチ回路LCのラッチデータとがEORゲートE
2によって比較される。EORゲートE2の出力は、S
1を介して、ラッチ回路LCのデータを更新する。
【0053】すなわち、最終的に、ラッチ回路LCに
“1”がラッチされた行が、誤り情報メモリセルを含ん
だ行となる。n列のワード線選択が終了すると最後に、
前記誤り列ラッチ回路にラッチされた誤り列のワード線
が選択される。
“1”がラッチされた行が、誤り情報メモリセルを含ん
だ行となる。n列のワード線選択が終了すると最後に、
前記誤り列ラッチ回路にラッチされた誤り列のワード線
が選択される。
【0054】誤り列上の情報メモリセルデータをセンス
アンプSAによって読み出すと該読み出しデータは、E
ORゲートE2の一方の入力端子に入力され、EORゲ
ートE2の他方の入力端子にはラッチ回路LCのラッチ
データがS2を介して入力される。
アンプSAによって読み出すと該読み出しデータは、E
ORゲートE2の一方の入力端子に入力され、EORゲ
ートE2の他方の入力端子にはラッチ回路LCのラッチ
データがS2を介して入力される。
【0055】誤り行のラッチ回路LCのデータは、
“1”であるため、EORゲートE2の出力は、情報メ
モリセルデータの反転データとなるのに対し、その他の
行のラッチ回路LCデータは、“0”であり、EORゲ
ートE2の出力は、情報メモリセルデータがそのまま出
力される。
“1”であるため、EORゲートE2の出力は、情報メ
モリセルデータの反転データとなるのに対し、その他の
行のラッチ回路LCデータは、“0”であり、EORゲ
ートE2の出力は、情報メモリセルデータがそのまま出
力される。
【0056】EORゲートE2の出力は、ゲートS4を
介して、書き込みドライバWDによって、該誤り列上の
情報メモリセルに書き込まれる。
介して、書き込みドライバWDによって、該誤り列上の
情報メモリセルに書き込まれる。
【0057】以上の様にして、誤り情報メモリセルのデ
ータが訂正される。本動作モード終了後、情報検査制御
回路は、再び外部端子情報を内部回路に電気的に接続
し、通常動作モードにもどる。
ータが訂正される。本動作モード終了後、情報検査制御
回路は、再び外部端子情報を内部回路に電気的に接続
し、通常動作モードにもどる。
【0058】以上、本実施例における半導体メモリの各
モード動作について説明した。
モード動作について説明した。
【0059】次に、本発明における動作モードの検知手
段の実施例について以下に説明する。
段の実施例について以下に説明する。
【0060】〔モード検知手段の実施例1〕本発明にお
けるモード検知手段の第1の実施例として、半導体メモ
リに新たに専用の外部端子を設け、パリティクロックφ
PCと誤り訂正クロックφECを直接外部から入力する。す
なわち、本実施例においては、外部の制御回路(不図
示)がパリティ生成及び書き込みの第1動作モード、及
び誤り訂正を行なう第2動作モードを判定し、半導体メ
モリの専用外部端子にパリティクロックφPC、及び誤り
訂正クロックφECを供給する。
けるモード検知手段の第1の実施例として、半導体メモ
リに新たに専用の外部端子を設け、パリティクロックφ
PCと誤り訂正クロックφECを直接外部から入力する。す
なわち、本実施例においては、外部の制御回路(不図
示)がパリティ生成及び書き込みの第1動作モード、及
び誤り訂正を行なう第2動作モードを判定し、半導体メ
モリの専用外部端子にパリティクロックφPC、及び誤り
訂正クロックφECを供給する。
【0061】〔モード検知手段の実施例2〕本発明にお
けるモード検知手段の第2の実施例は、既存の外部制御
端子の入力信号の組み合わせをデコードし、パリティク
ロックφPCと誤り訂正クロックφECを生成するモード検
知回路を設けるものである。
けるモード検知手段の第2の実施例は、既存の外部制御
端子の入力信号の組み合わせをデコードし、パリティク
ロックφPCと誤り訂正クロックφECを生成するモード検
知回路を設けるものである。
【0062】図2を参照して、半導体メモリのライトイ
ネーブル信号 ̄WEとアウトプットイネーブル信号 ̄O
Eの2つの制御信号を使用したモード検知回路について
説明する。
ネーブル信号 ̄WEとアウトプットイネーブル信号 ̄O
Eの2つの制御信号を使用したモード検知回路について
説明する。
【0063】図2(A)は、モード検知回路の回路構成
の一例を示しており、図2(B)は、その動作を示すタ
イミングチャートである。図示の如く、アウトプットイ
ネーブル信号 ̄OEをLoに固定した状態(アクティブ
状態)で、ライトイネーブル信号 ̄WEをLoからHi
に変化させるとパリティクロックφPCがアクティブとな
る。また、アウトプットイネーブル信号 ̄OEをLoに
固定した状態(アクティブ状態)で、ライトイネーブル
信号 ̄WEをHiからLoに変化させるとφECがアクテ
ィブとなる。パリティクロックφPC及び誤り訂正クロッ
クφECのパルス幅は、図2(A)の遅延回路の遅延時間
により定められる。
の一例を示しており、図2(B)は、その動作を示すタ
イミングチャートである。図示の如く、アウトプットイ
ネーブル信号 ̄OEをLoに固定した状態(アクティブ
状態)で、ライトイネーブル信号 ̄WEをLoからHi
に変化させるとパリティクロックφPCがアクティブとな
る。また、アウトプットイネーブル信号 ̄OEをLoに
固定した状態(アクティブ状態)で、ライトイネーブル
信号 ̄WEをHiからLoに変化させるとφECがアクテ
ィブとなる。パリティクロックφPC及び誤り訂正クロッ
クφECのパルス幅は、図2(A)の遅延回路の遅延時間
により定められる。
【0064】以上のように、アウトプットイネーブル信
号 ̄OEがアクティブ状態でライトイネーブル信号 ̄W
Eを変化させることにより、パリティモードと誤り訂正
モード設定することができる。
号 ̄OEがアクティブ状態でライトイネーブル信号 ̄W
Eを変化させることにより、パリティモードと誤り訂正
モード設定することができる。
【0065】ただし、通常の書き込み動作を制御する際
は、アウトプットイネーブル信号 ̄OEをインアクティ
ブ、即ちHiにした状態で、ライトイネーブル信号 ̄W
Eを変化させなければならない。
は、アウトプットイネーブル信号 ̄OEをインアクティ
ブ、即ちHiにした状態で、ライトイネーブル信号 ̄W
Eを変化させなければならない。
【0066】〔モード検知手段の実施例3〕本発明にお
けるモード検知手段の第3の実施例は、電源電圧の変化
を検知して動作モードを判別するものである。低電源電
圧時のデータ保持機能を有する半導体メモリにおいて
は、エラーの発生しやすいデータ保持状態を終了した直
後に誤り訂正を実施することは、非常に有効である。
けるモード検知手段の第3の実施例は、電源電圧の変化
を検知して動作モードを判別するものである。低電源電
圧時のデータ保持機能を有する半導体メモリにおいて
は、エラーの発生しやすいデータ保持状態を終了した直
後に誤り訂正を実施することは、非常に有効である。
【0067】図3(A)に、データ保持電圧VDRから動
作電圧VOPに、電源電圧VCCが変化することを検知して
誤り訂正クロックφECを発生させるモード検知回路を示
す。
作電圧VOPに、電源電圧VCCが変化することを検知して
誤り訂正クロックφECを発生させるモード検知回路を示
す。
【0068】抵抗R1とR2は、電源電圧VCCを分圧して
参照電圧VREFを発生し、参照電圧VREFは、抵抗R3と
MOSトランジスタQからなるインバータの入力として
トランジスタQのゲート端子に接続される。
参照電圧VREFを発生し、参照電圧VREFは、抵抗R3と
MOSトランジスタQからなるインバータの入力として
トランジスタQのゲート端子に接続される。
【0069】本回路は、インバータの出力VCが、Hi
からLoへ変化するとき、誤り訂正クロックφECを発生
する。図3(A)に示すように、MOSトランジスタQ
のドレイン端子はNORゲートの一方の入力端子に直接
接続され、NORゲートの他方の入力端子はMOSトラ
ンジスタQのドレイン端子とインバータ、遅延回路を介
して接続されている。参照電圧VREFがMOSトランジ
スタQの閾値電圧VTに達すると、MOSトランジスタ
Qは導通し、出力VCは、HiからLoへ変化する。こ
の時、NORゲートの両方の入力端子が共にLoとなり
その出力、すなわち誤り訂正クロックφECはHi(アク
ティブ状態)となる。誤り訂正クロックφECのパルス幅
は図3(A)の遅延回路の遅延時間によって定められ
る。
からLoへ変化するとき、誤り訂正クロックφECを発生
する。図3(A)に示すように、MOSトランジスタQ
のドレイン端子はNORゲートの一方の入力端子に直接
接続され、NORゲートの他方の入力端子はMOSトラ
ンジスタQのドレイン端子とインバータ、遅延回路を介
して接続されている。参照電圧VREFがMOSトランジ
スタQの閾値電圧VTに達すると、MOSトランジスタ
Qは導通し、出力VCは、HiからLoへ変化する。こ
の時、NORゲートの両方の入力端子が共にLoとなり
その出力、すなわち誤り訂正クロックφECはHi(アク
ティブ状態)となる。誤り訂正クロックφECのパルス幅
は図3(A)の遅延回路の遅延時間によって定められ
る。
【0070】電源電圧VCCが、データ保持電圧VDRより
高く、動作電圧VOPよりも低い値の時、VREF=VTにな
るように、R1とR2の抵抗値を設定すると、図3(B)
に示すように、VREF=VTとなる時間tCからインバー
タの出力VCは、HiからLoへ変化し、この時、電源
電圧VCCは、VDR<VCC<VOPの関係を満たしている。
高く、動作電圧VOPよりも低い値の時、VREF=VTにな
るように、R1とR2の抵抗値を設定すると、図3(B)
に示すように、VREF=VTとなる時間tCからインバー
タの出力VCは、HiからLoへ変化し、この時、電源
電圧VCCは、VDR<VCC<VOPの関係を満たしている。
【0071】本実施例のモード検知回路においては、こ
のように、電源電圧VCCがデータ保持電圧VDRから動作
電圧VOPに変化する際に、誤り訂正クロックφECが生成
される。情報検査制御回路は誤り訂正クロックφECを取
り込み、内部回路を外部端子から電気的に遮断すると同
時に、行及び列選択回路と、情報検査回路部を制御し、
電源電圧が動作電圧VOPに復帰する際に、誤り検出及び
誤り訂正が行なわれることになる。なお、図3(A)の
電源電圧の変化を検知する回路は内部回路でなく外付回
路として設けてもよい。
のように、電源電圧VCCがデータ保持電圧VDRから動作
電圧VOPに変化する際に、誤り訂正クロックφECが生成
される。情報検査制御回路は誤り訂正クロックφECを取
り込み、内部回路を外部端子から電気的に遮断すると同
時に、行及び列選択回路と、情報検査回路部を制御し、
電源電圧が動作電圧VOPに復帰する際に、誤り検出及び
誤り訂正が行なわれることになる。なお、図3(A)の
電源電圧の変化を検知する回路は内部回路でなく外付回
路として設けてもよい。
【0072】上記各実施例においては、パリティ付加を
行なうタイミングとしては、好ましくは通常動作時以外
のエラー発生率が高い状態になる直前、例えば半導体メ
モリの電源電圧が下降する直前に、半導体メモリの所定
の外部端子に第1動作モードを指定して行なわれる。こ
の場合、電源電圧が予め定められた電圧レベルにまで下
降した際にパリティクロックφPCを生成する回路構成
は、前記モード検知回路の第3の実施例と同様にして構
成される。あるいは、通常動作時においても、メモリア
クセスに悪影響を与えない時間を選択し、ユーザ側で半
導体メモリを第1動作モードに指定することによってパ
リティ付加を行なうことができる。
行なうタイミングとしては、好ましくは通常動作時以外
のエラー発生率が高い状態になる直前、例えば半導体メ
モリの電源電圧が下降する直前に、半導体メモリの所定
の外部端子に第1動作モードを指定して行なわれる。こ
の場合、電源電圧が予め定められた電圧レベルにまで下
降した際にパリティクロックφPCを生成する回路構成
は、前記モード検知回路の第3の実施例と同様にして構
成される。あるいは、通常動作時においても、メモリア
クセスに悪影響を与えない時間を選択し、ユーザ側で半
導体メモリを第1動作モードに指定することによってパ
リティ付加を行なうことができる。
【0073】以上、本実施例においては、検査用メモリ
セルに対するアクセスは、第1、第2の動作モードを選
択したときに一斉に行われ、これら第1、第2の動作モ
ードは基本的に通常動作時以外のタイミングが選択され
るため、ビット情報の検索に要する時間は特に問題にな
らない。
セルに対するアクセスは、第1、第2の動作モードを選
択したときに一斉に行われ、これら第1、第2の動作モ
ードは基本的に通常動作時以外のタイミングが選択され
るため、ビット情報の検索に要する時間は特に問題にな
らない。
【0074】また、本実施例においては、検査用メモリ
セルは、情報メモリセルの誤り訂正に必要な最小限の数
に抑えることができ、チップ面積の増大を回避するだけ
でなく、検査用メモリセルに発生するエラーの発生頻度
も最小限に抑えられることになる。
セルは、情報メモリセルの誤り訂正に必要な最小限の数
に抑えることができ、チップ面積の増大を回避するだけ
でなく、検査用メモリセルに発生するエラーの発生頻度
も最小限に抑えられることになる。
【0075】なお、本発明の半導体メモリにおいては、
メモリ書き込みサイクル時間が長くなり高速性は低減す
るが、通常動作時中、パリティの付加をデータの書き込
み毎に行なうことも可能である。
メモリ書き込みサイクル時間が長くなり高速性は低減す
るが、通常動作時中、パリティの付加をデータの書き込
み毎に行なうことも可能である。
【0076】
【発明の効果】以上、説明したように、本発明の半導体
メモリにおいては、検査用メモリセルへのパリティデー
タの書き込みと、誤りビットのデータ訂正を全ての情報
メモリセルについて一斉に行うパリティ書き込みモード
と誤り訂正モードを有し、これらのモードを有効に用い
ることにより半導体メモリの信頼性を大幅に向上する。
また、本発明の半導体メモリにおいては、通常動作モー
ド時には、パリティの生成及び書き込みは行なわれず、
誤り訂正機能のないメモリと全く同様な動作を行うた
め、高速な書き込み、読み出しが可能であるという利点
を有する。
メモリにおいては、検査用メモリセルへのパリティデー
タの書き込みと、誤りビットのデータ訂正を全ての情報
メモリセルについて一斉に行うパリティ書き込みモード
と誤り訂正モードを有し、これらのモードを有効に用い
ることにより半導体メモリの信頼性を大幅に向上する。
また、本発明の半導体メモリにおいては、通常動作モー
ド時には、パリティの生成及び書き込みは行なわれず、
誤り訂正機能のないメモリと全く同様な動作を行うた
め、高速な書き込み、読み出しが可能であるという利点
を有する。
【0077】さらに、本発明においては、検査用メモリ
セルに対するアクセスは、基本的に通常動作時以外の第
1、第2の動作モードを選択したときに一斉に行われる
ため、ビット情報の検索時間は特に問題にならない。
セルに対するアクセスは、基本的に通常動作時以外の第
1、第2の動作モードを選択したときに一斉に行われる
ため、ビット情報の検索時間は特に問題にならない。
【0078】そして、本発明においては、検査用メモリ
セルは、情報メモリセルの誤り訂正に必要な最小限の数
に抑えることができる。このことから、チップ面積の増
大化を防ぐだけでなく、検査用メモリセルに発生するエ
ラーの発生頻度も最小限に抑えられるという効果があ
る。
セルは、情報メモリセルの誤り訂正に必要な最小限の数
に抑えることができる。このことから、チップ面積の増
大化を防ぐだけでなく、検査用メモリセルに発生するエ
ラーの発生頻度も最小限に抑えられるという効果があ
る。
【0079】また、本発明によれば、低電圧でSRAM
のデータ保持時に発生するソフトエラーは、電源電圧が
低電圧から動作可能な電圧に上昇する際に、そのビット
エラーが訂正されて通常動作に復帰し、通常動作モード
では、エラー訂正機構のないメモリと同等のサイクル時
間でのメモリのアクセスが行なわれるという利点を有し
ている。本発明によれば、電源電圧2V時のエラー発生
率を3桁程度改善(即ち、1000Fitから1Fit
にまで低減)することができる。
のデータ保持時に発生するソフトエラーは、電源電圧が
低電圧から動作可能な電圧に上昇する際に、そのビット
エラーが訂正されて通常動作に復帰し、通常動作モード
では、エラー訂正機構のないメモリと同等のサイクル時
間でのメモリのアクセスが行なわれるという利点を有し
ている。本発明によれば、電源電圧2V時のエラー発生
率を3桁程度改善(即ち、1000Fitから1Fit
にまで低減)することができる。
【図1】本発明の一実施例のSRAMの回路図である。
【図2】(A)はモード検知回路の一例を示す回路図で
ある。(B)は上記回路の動作タイミングチャートであ
る。
ある。(B)は上記回路の動作タイミングチャートであ
る。
【図3】(A)は電源電圧変化検知によるモード検知回
路の一例を示す回路図である。(B)は上記回路の動作
説明図である。
路の一例を示す回路図である。(B)は上記回路の動作
説明図である。
【図4】従来例の半導体メモリの原理説明図である。
【図5】従来例の半導体メモリの原理説明図(一次元展
開図)である。
開図)である。
MC00〜MCnn 情報メモリセル RP0〜RPn 列検査用メモリセル CP0〜CPn 行検査用メモリセル S1〜S5 ゲート素子 LC ラッチ回路 SA,SAP センスアップ WD,WDP 書き込みドライバ R1〜R3 抵抗素子 Q NチャネルMOSFET
Claims (5)
- 【請求項1】情報を記憶する複数の情報メモリセルと、 グループ化された該情報メモリセルの各々に記憶された
複数のビット情報に関する検査情報を記憶する検査用メ
モリセルと、 前記グループ化された複数のビット情報を検索しその情
報に対応したパリティ情報を生成する手段と、 該パリティ情報を所定の検査用メモリセルに書き込む手
段と、及び、 該パリティ情報を所定の検査用メモリセルの情報と比較
することにより、誤り情報を保持する情報メモリセルの
番地を検出し該誤り情報を訂正する手段と、を有する半
導体メモリにおいて、 外部端子に与えられた所定の状態に基づき動作モードを
検知するモード検知手段を備え、 前記モード検知手段が、第1の動作モードを検知した際
には、全ての検査用メモリセルに対して前記パリティ情
報の生成、及び書き込みを一斉に行い、第2の動作モー
ドを検知した際には、全ての情報メモリセルの中から誤
り番地を抽出し誤り情報を訂正することを特徴とする半
導体メモリ。 - 【請求項2】前記外部端子として専用外部端子を設けた
ことを特徴とする請求項1記載の半導体メモリ。 - 【請求項3】前記外部端子として既存の制御端子が用い
られ、前記第1、第2の動作モードを該既存の制御端子
に印加する入力電圧の組み合わせによって外部から指定
することを特徴とする請求項1記載の半導体メモリ。 - 【請求項4】低電源電圧時のデータ保持機能を有し、電
源電圧が動作可能な電圧レベルを超えた時を前記第2の
動作モードとして検知し誤り訂正制御信号を生成する電
源電圧検知回路を備え、 電源電圧が低電圧のデータ保持状態から上昇し、動作可
能な電源電圧に復帰する際に、全ての情報メモリセルの
中から誤り番地を抽出し誤り情報を訂正することを特徴
とする請求項1記載の半導体メモリ。 - 【請求項5】前記第1の動作モードにおいてパリティ情
報の生成、及び書き込みは一斉には行なわず、データの
書き込み毎にパリティ情報の更新が行なわれることを特
徴とする請求項1又は4記載の半導体メモリ。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5209958A JP2669303B2 (ja) | 1993-08-03 | 1993-08-03 | ビットエラー訂正機能付き半導体メモリ |
US08/284,204 US5546410A (en) | 1993-08-03 | 1994-08-02 | Semiconductor memory device with error self-correction system starting parity bit generation/error correction sequences only when increase of error rate is forecasted |
KR1019940019161A KR0136448B1 (ko) | 1993-08-03 | 1994-08-03 | 에러 자체 정정회로를 갖는 반도체 메모리 소자 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5209958A JP2669303B2 (ja) | 1993-08-03 | 1993-08-03 | ビットエラー訂正機能付き半導体メモリ |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0745096A true JPH0745096A (ja) | 1995-02-14 |
JP2669303B2 JP2669303B2 (ja) | 1997-10-27 |
Family
ID=16581491
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP5209958A Expired - Lifetime JP2669303B2 (ja) | 1993-08-03 | 1993-08-03 | ビットエラー訂正機能付き半導体メモリ |
Country Status (3)
Country | Link |
---|---|
US (1) | US5546410A (ja) |
JP (1) | JP2669303B2 (ja) |
KR (1) | KR0136448B1 (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6977858B2 (en) | 2002-12-27 | 2005-12-20 | Renesas Technology Corp. | Semiconductor device |
JP2006190424A (ja) * | 2005-01-07 | 2006-07-20 | Nec Electronics Corp | 半導体集積回路装置 |
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