JPS6223614A - Automatic reset circuit - Google Patents

Abstract

PURPOSE:To make the circuit operation of an integrated circuit operation stable by using an output signal from a reset circuit to reset an electronic circuit just after power application, inputting the signal to the reset circuit to release the resetting so as to bring the electronic circuit into the standby state thereby eliminating the need for an accessory for the simplicity of constitution. CONSTITUTION:When a power voltage is impressed to a power terminal 10 and exceeds a forward leading voltage VD of the PN junction, a current is fed to an IIL transistor (TR)1 from an injector TR2 and the TR1 is conductive to reset flip-flop circuits 3,31...3n for the initial setting. When the IIL TR1 is conductive after application of power, the output of an inverter circuit 11 is switched to a high level H after a delay time of the inverter. Similarly, the output of an inverter circuit 12 is switched to a low level L after the delay time of the inverter circuit 12. The operations above are delivered to the succeeding inverter circuits to release the resetting of the flip-flop circuits 3,31...3n.

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、電源投入直後の電源電圧立上り時に、電子回
路をリセットして初期設定を行い、電源電圧が規定電圧
に達した時点で電子回路を時期状態にするオートリセッ
ト回路に関するものである。[Detailed Description of the Invention] Industrial Application Field The present invention resets and initializes the electronic circuit when the power supply voltage rises immediately after the power is turned on, and resets the electronic circuit when the power supply voltage reaches a specified voltage. This relates to an auto-reset circuit that sets the state.

従来の技術 従来のオートリセット回路は、第４図に示すように外付
け１部品が必要な回路構成であった。以下、第４図を参
照して回路動作を説明する。BACKGROUND OF THE INVENTION A conventional auto-reset circuit has a circuit configuration that requires one external component, as shown in FIG. Hereinafter, the circuit operation will be explained with reference to FIG.

図示する回路は、リセット回路がＩＩＬ（注入型論理回
路）で構成されている例である。よく知られているよう
に、ＩＩＬはＰＮ接合の順方向立上り電圧ＶＤ（約０．
７Ｖ）以上の電圧が印加されれば動作状態に入る。した
がって、電源投入ののち電源電圧がＶＤを越えた時点で
ＩＩＬトランジスタ１はインジェクタトランジスタ２か
ら供給された電流で導通し、ＩＩＬで構成されたフリッ
プフロップ回路３，３１・・・・・・３ｎをリセットす
る。The illustrated circuit is an example in which the reset circuit is constituted by an IIL (injection type logic circuit). As is well known, IIL is the forward rising voltage VD of the PN junction (approximately 0.
If a voltage of 7V or higher is applied, the device enters the operating state. Therefore, when the power supply voltage exceeds VD after the power is turned on, the IIL transistor 1 becomes conductive with the current supplied from the injector transistor 2, and the flip-flop circuits 3, 31, . Reset.

ところで、付加抵抗４，６の値とコンデンサ６の容量で
きまる時定数を大きく設定し、電源電圧がＶＤに達する
時間よりも十分に長い時間が経過したところでトランジ
スタのベース電位がこれの導通する規定電圧となるよう
に定めておくならばトランジスタ７は上記のリセット時
点では遮断状態となり、このトランジスタ７により上記
のリセット動作が妨げられることはない。By the way, the time constant determined by the values of the additional resistors 4 and 6 and the capacitance of the capacitor 6 is set to a large value, and the base potential of the transistor becomes conductive when a time sufficiently longer than the time for the power supply voltage to reach VD is set. If the voltage is determined to be the same, the transistor 7 will be in a cut-off state at the time of the above-mentioned reset, and the above-mentioned reset operation will not be hindered by the transistor 7.

電源電圧が規定の電圧に到達した時点でトランジスタフ
のベース電位がこわの力２通ずる規定電圧に達−するど
、トランジスタ７が導通し、この時点でＩ　Ｉ　Ｌ　ｌ
−ランジスタ１は遮断状態となり、リセット機能は解除
され、フリップフロップ回路３゜３１・・・・・・３ｎ
で構成された集積回路は時期状態に入る。When the power supply voltage reaches the specified voltage, the base potential of the transistor 7 reaches the specified voltage that causes the stiffness force 2 to pass, and the transistor 7 becomes conductive, and at this point I I L l
- The transistor 1 is cut off, the reset function is canceled, and the flip-flop circuit 3゜31...3n
An integrated circuit configured with , enters a period state.

なお、抵抗８はＩＩＬ回路の多くのＩ　ＩＬ）ランジス
タに供給する電流値を決定するだめの抵抗、９は付加部
品接続端子、ぞして１０は電源端子である。Note that the resistor 8 is a resistor for determining the current value supplied to many IIL transistors of the IIL circuit, 9 is an additional component connection terminal, and 10 is a power supply terminal.

発明が解決しようとする問題点 このような従来の回路構成では、時定数を大きく取らな
ければならないため、オートリセット回路の抵抗や容−
♀：の値か大きくなり、集積化が困難であった。その結
果オートリセット機能を発揮させるだめの抵抗やコンデ
ンサとい一〕だ付加部品が必要であること、塘た、この
付加部品を接続するだめの付加部品接続端子９を設けね
ばならず、この端子から外来ノイズを受は−やすぐ、フ
リップフロップ回路が動作中リセットされ、集積回路の
安定な動作を乱すこと等の問題があ−）だ。Problems to be Solved by the Invention In such a conventional circuit configuration, the time constant must be large, so the resistance and capacitance of the auto-reset circuit must be increased.
♀: The value of was large, making integration difficult. As a result, additional parts such as resistors and capacitors are required to perform the auto-reset function, and additional parts connection terminal 9 must be provided to connect these additional parts. The problem is that as soon as external noise is received, the flip-flop circuit is reset during operation, disrupting the stable operation of the integrated circuit.

問題点を解決するための手段 本発明のオートリセット回路は、電源投入直後の電源電
圧上昇時に電子回路を初期設定させるリセット回路と、
電源投入により出力の論理レベルが定まるインバータ回
路の偶数個を直装接続して構成した信号遅延回路とを備
えるとともに、前記リセット回路の出力点を前記信号遅
延回路の入力点に、前記信号遅延回路の出力点を前記リ
セット回路の入力点に接続した構成となっている。Means for Solving the Problems The auto-reset circuit of the present invention includes a reset circuit that initializes the electronic circuit when the power supply voltage rises immediately after power-on;
a signal delay circuit configured by directly connecting an even number of inverter circuits whose output logic level is determined when power is turned on; and an output point of the reset circuit is connected to an input point of the signal delay circuit; The output point of the reset circuit is connected to the input point of the reset circuit.

作　　用 このオートリセット回路によれば、電源投入直後にリセ
ット回路からの出力信号で電子回路をリセットするとと
もに、この信号を直列接続された偶数段のインバータ回
路に通して時間遅れをもたせた信号とし、この信号を前
記リセット回路に入力してリセットを解除し、電子回路
を時期状態にすることができる。Function: According to this auto-reset circuit, the electronic circuit is reset by the output signal from the reset circuit immediately after the power is turned on, and this signal is passed through an even number of inverter circuits connected in series to generate a time-delayed signal. , this signal can be input to the reset circuit to cancel the reset and bring the electronic circuit into the timing state.

また、トランジスタ素子だけでオートリセット回路が形
成できるため、すべての回路要素の集積化が可能となる
。Furthermore, since an auto-reset circuit can be formed using only transistor elements, it is possible to integrate all circuit elements.

実施例 本発明の半導体集積化されたオートリセット回路の実施
例を第１図、第２図および第３図を参照して以下に説明
する。第１図は、集積化されたオートリセット回路の全
体を示す回路図である。電源端子１０に電源電圧が印加
され、電源電圧がＰＮ接合の順方向立上り電圧（ＶＤ）
を越えると、従来例で説明１．たようにＩＩＬで構成さ
れたフリップフロップ回路３，３１・・・・・３ｎは動
作可能な状態になる。このとき、ＩＩＬトランジスタ１
にはインジェクタトランジスタ２から電流が供給さｆ＋
−１このＩＩＬトランジスタが雪道状態となり、フリッ
プフロップ回路３，３１・・・・・・３ｎをリセットし
て初期状態に設定する。Embodiment An embodiment of the semiconductor-integrated auto-reset circuit of the present invention will be described below with reference to FIGS. 1, 2 and 3. FIG. 1 is a circuit diagram showing the entire integrated auto-reset circuit. A power supply voltage is applied to the power supply terminal 10, and the power supply voltage is the forward rising voltage (VD) of the PN junction.
If it exceeds 1. As described above, the flip-flop circuits 3, 31, . . . , 3n made up of IIL become operable. At this time, IIL transistor 1
A current is supplied from injector transistor 2 to f+
-1 This IIL transistor enters the snowy road state, and the flip-flop circuits 3, 31, . . . , 3n are reset and set to the initial state.

この理由を図中のインバータ回路１１〜１６の働きＫも
とづいて第２図及び第３図を参照して説明する。第２図
はインバータ回路２段をＩＩＬで構成した場合の回路図
であり、Ｉ　Ｉ　Ｌ　＋−ランジスタ１了とインジェク
タトランジスタ１９とで１段目のインバータ金、ＩＩＬ
）ランジスタ１８とインジェクトトランジスタ２０とで
２段目のインバータを構成している。The reason for this will be explained based on the function K of the inverter circuits 11 to 16 in the figures with reference to FIGS. 2 and 3. FIG. 2 is a circuit diagram when two stages of inverter circuits are constructed of IIL.
) The transistor 18 and the inject transistor 20 constitute a second stage inverter.

ところで、この構成のインバータ回路は、外部から信号
を与えることなく電源の投入のみでＩＩＬトランジスタ
１７が導通、一方、ＩＩＬ）ランジスタ１８が遮断の状
態となるように設計することが可能である。Incidentally, the inverter circuit having this configuration can be designed so that the IIL transistor 17 becomes conductive and the IIL transistor 18 becomes conductive only by turning on the power without applying an external signal.

このことについて、第２図の回路を集積化した集積回路
の平面パターン図を示す第３図を参照して以下に説明す
る。図中、２１はインジェクタトランジスタ１９．２０
のベースとＩＩＬ）ランジスタ１７．１８のエミッタを
形成する共通Ｎ型領域、２２．２３はそれぞれインジェ
クタトランジスタ１９．２０のコレクタとＩＩＬトラン
ジスタ１７．１８のベースを形成する共通Ｐ型領域、２
４はＩＩＬトランジスタ１了のＮ型コレクタ領域、２６
はＩ　ＩＬ）ランジスタ１８のＮ型コレクタ領域、２６
．２７はインジェクタトランジスタ１９゜２０のインジ
ェクタ（エミッタ）を形成するＰ型領域である。このよ
うな構成において、インジェクタ２６の共通Ｐ属領域２
２と対向する辺の長さ１１　を、インジェクタ２７の共
通Ｐ属領域２３と対向する辺の長さ１２よシ大きく設定
すると、インジェクタトランジスタ１９のエミッタ電流
、すなわちインジェクタ２６の電流の方が、インジェク
タトランジスタ２０のエミッタ電流、すなわち、インジ
ェクタ２７の電流よりも大きくなる。このため、電源投
入時にＩＩＬ）ランジスタ１７がＩＩＬ）ランジスタ１
８よりも早く導通し、ＩＩＩ。This will be explained below with reference to FIG. 3, which shows a planar pattern diagram of an integrated circuit in which the circuit of FIG. 2 is integrated. In the figure, 21 is an injector transistor 19.20
a common N-type region forming the base of the IIL transistor 17.18 and the base of the IIL transistor 17.18, 22.23 a common P-type region forming the collector of the injector transistor 19.20 and the base of the IIL transistor 17.18 respectively;
4 is the N-type collector region of the IIL transistor 1, 26
IIL) N-type collector region of transistor 18, 26
．． Reference numeral 27 denotes a P-type region forming the injector (emitter) of the injector transistor 19.degree.20. In such a configuration, the common P region 2 of the injector 26
If the length 11 of the side facing the common P region 23 of the injector 27 is set larger than the length 12 of the side facing the common P region 23 of the injector 27, the emitter current of the injector transistor 19, that is, the current of the injector 26, The emitter current of the transistor 20, ie, the current of the injector 27, becomes larger. Therefore, when the power is turned on, IIL) transistor 17 is set to IIL) transistor 1.
Conducts faster than 8, III.

トランジスタ１８は遮断の状態になる。このことは、Ｉ
ＩＬトランジスタ１８０ベース２３の大きさを、ＩＩＬ
トランジスタ１７のベース２２よりも大きく形成すると
、同じインジェクタ電流であっても、ＩＩＬ）ランジス
タ１７はＩＩＬトランジスタ１日に比べて導通しやすい
という傾向と相まって、電源投入時に２段のインバータ
回路に方向付けを付与する。しだがって、第１図のイン
バータ回路１１〜１６の中で、奇数段目に位置するイン
バータ回路１１．１３・・・・・・１６を第３図に示さ
れた下方の形状で形成されたインジェクタトランジスタ
１９とＩＩＬ）ランジスタ１７の設計条件で設計し、一
方偶数段に位置するインバータ回路１２．１４・・・・
・・１ｅを第３図に示された上方の形状で形成されたイ
ンジェクタトランジスタ２゜とＩ　ＩＬ）ランジスタ１
８の設計条件で設計すると、電源投入時に奇数段のイン
バータ回路は導通し、偶数段のインバータ回路は遮断状
態となる。Transistor 18 is turned off. This means that I
The size of the IL transistor 180 base 23 is expressed as IIL
If the base 22 of the transistor 17 is formed larger than the base 22 of the transistor 17, even if the injector current is the same, the IIL transistor 17 tends to conduct more easily than the IIL transistor 1, and when the power is turned on, the direction is directed to the two-stage inverter circuit. Grant. Therefore, among the inverter circuits 11 to 16 in FIG. 1, the inverter circuits 11, 13, . . . 16 located at odd-numbered stages are formed in the downward shape shown in FIG. The injector transistor 19 and IIL) transistor 17 are designed based on the design conditions of the injector transistor 19 and IIL) transistor 17, while the inverter circuits 12, 14, located in even-numbered stages...
. . 1e is an injector transistor 2° and IIL) transistor 1 formed in the upper shape shown in FIG.
8, when the power is turned on, the inverter circuits in odd-numbered stages become conductive, and the inverter circuits in even-numbered stages are cut off.

上記の動作によシ最終段（偶数段）のインバータ回路１
６の出力の電圧レベルは電源投入時に高レベル”Ｈ”に
設定される。Inverter circuit 1 of the final stage (even stage) according to the above operation
The voltage level of the output of No. 6 is set to a high level "H" when the power is turned on.

ところで、ＩＩＬトランジスタ１のコレクタは、インバ
ータ回路１１の入力に接続されているため、電源投入後
ｒＩＬ）ランジスタ１が導通すると、インバータ回路１
１の出力は、インバータ回路１１を構成する１つのＩＩ
Ｌ）ランジスタを信号が導通する時間、すなわちインバ
ータの遅延時間の後に、高レベルＩＩ　Ｈ１１に切りか
わる。インバータ回路１１の出力は、インバータ回路１
２０入力に接続されているためインバータ回路１２の遅
延時間の後に、インバータ回路１２の出力は低レベル“
Ｌ”に切りかわる。この動作は、以後のインバータ回路
に伝達され、奇数段のインバータ回路の出力は高レベル
”Ｈ″に、偶数段のインバータ回路の出力は低レベル”
Ｌ”に切りかわる。この結果最後のインバータ回路１６
の出力がベースに結トを解除する。By the way, since the collector of the IIL transistor 1 is connected to the input of the inverter circuit 11, when the IIL transistor 1 becomes conductive after the power is turned on, the inverter circuit 1
1 output is one II constituting the inverter circuit 11.
L) Switches to high level II H11 after the time the signal conducts through the transistor, ie the delay time of the inverter. The output of the inverter circuit 11 is the output of the inverter circuit 1
20 input, so after the delay time of the inverter circuit 12, the output of the inverter circuit 12 becomes a low level “
This operation is transmitted to the subsequent inverter circuits, and the outputs of the odd-numbered inverter circuits become high level "H" and the outputs of the even-numbered inverter circuits become low level.
As a result, the last inverter circuit 16
The output of will untie the base.

すなわち、インバータ回路１段当りの信号の遅延時間を
ｔｄ、インバータ回路の段数をＮとすると、フリップフ
ロップ回路３，３１・川・・３ｎがリセ、ツトされ初期
設定がなされてから、時間ｔｄＮＯ後にリセットが解除
され、フリップフロップ回路３，３１・・・・・・３ｎ
は時期状態に入る。In other words, if the signal delay time per inverter circuit stage is td, and the number of stages of the inverter circuit is N, then after the flip-flop circuits 3, 31, 3n, etc. are reset and initialized, and the initial setting is performed, a time tdNO elapses. The reset is released and the flip-flop circuits 3, 31...3n
enters the period state.

以上、説明した本発明のオートリセット回路は、トラン
ジスタ素子のみで形成することができる構成であるため
半導体集積回路化に好適である。The auto-reset circuit of the present invention described above has a configuration that can be formed only with transistor elements, and is therefore suitable for use in semiconductor integrated circuits.

発明の効果 本発明のオートリセット回路は、これを半導体集積回路
化する場合、外付は部品を削減できる経済的効果に加え
て、外付は部品端子を半導体集積回路の端子として確保
する必要がないため、外来ノイズから保護する効果を奏
する。また、信頼性の高いシステムの実現を容易にする
効果を奏する。Effects of the Invention When the auto-reset circuit of the present invention is made into a semiconductor integrated circuit, in addition to the economical effect of reducing the number of external components, it is also necessary to secure external component terminals as terminals of the semiconductor integrated circuit. Since there is no external noise, it is effective in protecting against external noise. Further, it has the effect of facilitating the realization of a highly reliable system.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は本発明の実施例による集積化されたオートリセ
ット回路を示す回路図、第２図および第３図はそれぞれ
第１図で用いられている２段のインバータの回路図およ
び集積化された集積回路の１・・・・・・Ｉｌ、Ｌ）ラ
ンジスタ、２・・・・・・インジェクタトランジスタ、
３，３１・・・・・・３ｎ・・・・・・フリップフロッ
プ回路、４，５・・・・・・付加抵抗、６・・・・・・
コンデンサ、７・・・・・・トランジスタ、８・・・・
・・抵抗、９・・・・・・付加部品接続端子、１０・・
・・・・電源端子、１１゜１２・・・・・・１６・・・
・・・インバータ回路、１了、１８・・・・・・Ｉ　Ｉ
Ｌ）ランジスタ、１９，２０・・・・・・インジェ、フ
タトランジスタ、２１・・・・・・インジエクタトラン
シスタノベース（ＩＩＬ）ランジスタのエミッタ）、２
２．２３・・・・・・インジェクタトランジスタのコレ
クタ（ＩＩＬ）ランジスタのペース）、２４．２６・・
・・・・ＩＩＬ）ランジスタのコレクタ、２６．　２７
・・・・・・インジェクタ。 代理人の氏名　弁理士　中　尾　敏　男　ほか１名／−
ｊｌＬ　トランジスタ ２−−−　インジェクタトランジスタ ３、３１．３ｎ−−−フリッブフロッブ回路８−ｍ−柩
、　杭 １０　＝　を源鋪子 ＩＩ、　１２．１３．　／４．１５．１６−−インバー
タ回路第１図 １９．２０−−−インジェクタトランジスタ第３図 ど６インジエクタ ／−１１Ｌトラ〉ジスタ　　　　７−−トランジスタ４
．５−一一付加抵＃、１０−軸を魚鋪子６−−−コンデ
ンサ　　　　　　゛ 第４図FIG. 1 is a circuit diagram showing an integrated auto-reset circuit according to an embodiment of the present invention, and FIGS. 2 and 3 are circuit diagrams of a two-stage inverter used in FIG. 1... Il, L) transistor of the integrated circuit, 2... Injector transistor,
3, 31...3n...Flip-flop circuit, 4,5...Additional resistance, 6...
Capacitor, 7... Transistor, 8...
...Resistance, 9...Additional component connection terminal, 10...
...Power terminal, 11°12...16...
...Inverter circuit, 1, 18...I I
L) transistor, 19, 20...injector, lid transistor, 21...injector transistor base (IIL) transistor emitter), 2
2.23... Injector transistor collector (IIL) transistor pace), 24.26...
...IIL) Collector of transistor, 26. 27
...Injector. Name of agent: Patent attorney Toshio Nakao and 1 other person/-
jlL Transistor 2 --- Injector transistor 3, 31.3n --- Flip-flop circuit 8-m-coffin, Pile 10 = Source II, 12.13. /4.15.16--Inverter circuit Figure 1 19.20--Injector transistor Figure 3 Do6 Injector/-11L transistor 7--Transistor 4
．． Figure 4

Claims (1)

【特許請求の範囲】[Claims] 電源投入直後の電源電圧上昇時に電子回路を初期設定さ
せるリセット回路と、電源投入により出力の論理レベル
が定まるインバータ回路の偶数個を直列接続して構成し
た信号遅延回路とを備えるとともに、前記リセット回路
の出力点を前記信号遅延回路の入力点に、前記信号遅延
回路の出力点を前記リセット回路の入力点に接続したこ
とを特徴とするオートリセット回路。The reset circuit includes a reset circuit that initializes the electronic circuit when the power supply voltage rises immediately after power is turned on, and a signal delay circuit configured by connecting an even number of inverter circuits in series, whose output logic level is determined when the power is turned on. An auto-reset circuit characterized in that an output point of the signal delay circuit is connected to an input point of the signal delay circuit, and an output point of the signal delay circuit is connected to an input point of the reset circuit.