JPH0113463Y2 - - Google Patents

Description

【考案の詳細な説明】 本考案は、２つの異なる入力信号のタイミング
を比較して所要のタイミングで出力を取出し、ま
たこのタイミングに同期した時点からローレベル
の出力を保持するようにしたタイミング信号発生
回路に関するものである。[Detailed description of the invention] The invention uses a timing signal that compares the timing of two different input signals, extracts the output at the required timing, and holds the output at a low level from the point in time when synchronized with this timing. This relates to the generation circuit.

以下本考案の一実施例を図面に基づき説明す
る。第１図に示す如く、第１入力端子１には不定
のタイミングの２値レベルを持つた信号Ａを入力
し、この信号Ａは抵抗Ｒ１及び抵抗Ｒ２を介して
それぞれ第１トランジスタＱ１のエミツタ及び第
２トランジスタＱ２のベースに印加される。第２
入力端子２には一定のタイミングの２値レベルを
持つた信号Ｂを入力し、該信号ＢをコンデンサＣ
１及び抵抗Ｒ３で微分し、かつダイオードＤ１を
介して抵抗Ｒ４の両端に正のパルスのみを得、こ
のパルスが第３トランジスタＱ３のベースに印加
される。このトランジスタＱ３のエミツタを接地
すると共に、このベースを前記トランジスタＱ１
のコレクターに、また、コレクタを前記トランジ
スタＱ１のベース及び前記トランジスタＱ２のエ
ミツタに接続する。前記トランジスタＱ２のコレ
クタは抵抗Ｒ５を介して電源に接続されると共
に、このコレクタは出力端子に接続される。 An embodiment of the present invention will be described below based on the drawings. As shown in FIG. 1, a signal A having binary levels with undefined timing is input to the first input terminal 1, and this signal A is passed through resistors R1 and R2 to the emitter and the emitter of the first transistor Q1, respectively. Applied to the base of the second transistor Q2. Second
A signal B having a binary level at a fixed timing is input to input terminal 2, and the signal B is connected to a capacitor C.
1 and resistor R3, and only a positive pulse is obtained across the resistor R4 via the diode D1, and this pulse is applied to the base of the third transistor Q3. The emitter of this transistor Q3 is grounded, and the base is connected to the transistor Q1.
and the collector is connected to the base of the transistor Q1 and the emitter of the transistor Q2. The collector of the transistor Q2 is connected to a power supply via a resistor R5, and this collector is also connected to an output terminal.

而して、入力信号ＢをコンデンサＣ１と抵抗Ｒ
３で微分し、ダイオードＤ１を介して正のパルス
のみをトランジスタＱ３のベースに印加し、入力
信号ＡをトランジスタＱ２のベースに印加し、か
つトランジスタＱ１のエミツタに電源として加え
ることにより、第２図に示す如く入力信号Ａが任
意のタイミングで立つても出力信号Ｃは必ず他方
の入力信号Ｂの立上りに同期した出力とすること
ができ、信号Ａの入力がなければ、該信号がトラ
ンジスタＱ１の電源としても使用しているため、
信号Ｂの入力があつても出力を得ないように出来
る。即ち、Ｑ１，Ｑ３，Ｒ１，Ｒ４で構成される
回路は通常ラツチ回路と呼ばれるが、入力信号Ａ
がなければ信号Ｂが入力され続けても復帰されて
おり、信号Ａの入力待ちとなつている。云い換え
れば、トランジスタQ3のベースには入力信号Ｂ
の立上り部に相当した正のパルスが印加されてい
るため、この期間トランジスタＱ３は導通状態に
あるが、トランジスタＱ１の電源及びトランジス
タＱ２のベース入力が得られないためＱ１，Ｑ２
は共にオフの状態に置かれる。この状態で入力信
号Ａが加えられると入力信号Ｂの立上りに同期し
た位置でＱ１が導通し、これによりＱ１のコレク
タ電流が流れ、Ｑ３のベースに正のパルスが加わ
らない時でもＱ３の導通が保たれるため、Ｑ１及
びＱ３の導通が持続される。従つて、Ｑ２が導通
しＱ２のコレクターには入力信号Ｂの立上りに同
期した出力信号Ｃが得られる。尚、図中４，４は
接地端子である。 Thus, the input signal B is connected to the capacitor C1 and the resistor R.
2, by applying only positive pulses to the base of transistor Q3 through diode D1, and applying input signal A to the base of transistor Q2 and as a power source to the emitter of transistor Q1. As shown in the figure, even if the input signal A rises at an arbitrary timing, the output signal C can always be output in synchronization with the rise of the other input signal B. If the signal A is not input, the output signal C can be output at any timing. Since it is also used as a power source,
Even if signal B is input, no output can be obtained. That is, the circuit composed of Q1, Q3, R1, and R4 is usually called a latch circuit, but when the input signal A
If there is no signal, even if signal B continues to be input, it has been restored and is waiting for signal A to be input. In other words, the input signal B is connected to the base of transistor Q3.
Since a positive pulse corresponding to the rising edge of is applied, transistor Q3 is in a conductive state during this period, but since the power supply of transistor Q1 and the base input of transistor Q2 cannot be obtained, Q1, Q2
are both turned off. When input signal A is applied in this state, Q1 becomes conductive at a position synchronized with the rising edge of input signal B. This causes the collector current of Q1 to flow, and even when no positive pulse is applied to the base of Q3, Q3 becomes conductive. Therefore, conduction between Q1 and Q3 is maintained. Therefore, Q2 becomes conductive, and an output signal C synchronized with the rise of input signal B is obtained at the collector of Q2. In addition, 4 and 4 in the figure are ground terminals.

上述の如く、本考案は不定のタイミングを有す
る信号Ａと一定のタイミングを有する信号Ｂとを
比較して、必ず後者の信号Ｂの立上りに同期した
出力を得ることができ、また信号Ａを取去れば信
号Ｂの入力があつても出力を出さないようにで
き、さらにこれらの回路をデジタルICを使用す
ることなく簡潔にかつ安価に構成することが出来
る。 As described above, the present invention compares signal A with undefined timing with signal B with constant timing, and can always obtain an output synchronized with the rise of the latter signal B. By doing so, it is possible to prevent output from being output even if signal B is input, and furthermore, these circuits can be constructed simply and inexpensively without using a digital IC.

【図面の簡単な説明】[Brief explanation of drawings]

図面は本考案の一実施例を示すものであり、第
１図は回路図、第２図は各信号のタイミングチヤ
ートである。 １，２……入力端子、３……出力端子、Ｑ１，
Ｑ２，Ｑ３……トランジスタ、Ｃ１……コンデン
サ、Ｄ１……ダイオード、Ｒ１，Ｒ２，Ｒ３，Ｒ
４，Ｒ５……抵抗。 The drawings show an embodiment of the present invention, and FIG. 1 is a circuit diagram, and FIG. 2 is a timing chart of each signal. 1, 2...Input terminal, 3...Output terminal, Q1,
Q2, Q3...Transistor, C1...Capacitor, D1...Diode, R1, R2, R3, R
4, R5...Resistance.

Claims (1)

【実用新案登録請求の範囲】[Scope of utility model registration request] 第１入力端子１から抵抗Ｒ１を介して不定のタ
イミングの信号をエミツタに印加するPNP型ト
ランジスタＱ１と、前記信号を抵抗Ｒ２を介して
ベースに印加するNPN型トランジスタＱ２と、
さらに第２入力端子２を介して一定のタイミング
を有する信号をコンデンサＣ１及び抵抗Ｒ３で微
分し、かつダイオードＤ１を介して抵抗Ｒ４の両
端に得られる正のパルスのみをベースに印加する
トランジスタＱ３とを有し、このトランジスタの
エミツタを接地し、前記トランジスタＱ１のコレ
クタに前記ダイオードＤ１のカソード側を、また
このベースを前記トランジスタＱ３のコレクタ及
び前記トランジスタＱ２のエミツタに夫々接続す
ると共に、前記トランジスタＱ２のコレクタを抵
抗Ｒ５を介して電源に接続し、このコレクタを出
力端子３に接続してなり、前記第１入力端子１か
らの信号を前記トランジスタＱ１の電源として使
用している事を特徴とするタイミング信号発生回
路。 a PNP transistor Q1 that applies a signal with undefined timing to the emitter from the first input terminal 1 via the resistor R1; an NPN transistor Q2 that applies the signal to the base via the resistor R2;
Further, a transistor Q3 which differentiates a signal having a constant timing via the second input terminal 2 with a capacitor C1 and a resistor R3, and applies only the positive pulse obtained across the resistor R4 via a diode D1 to its base. The emitter of this transistor is grounded, the cathode side of the diode D1 is connected to the collector of the transistor Q1, and its base is connected to the collector of the transistor Q3 and the emitter of the transistor Q2, and the transistor Q2 A collector of the transistor Q1 is connected to a power source via a resistor R5, and this collector is connected to an output terminal 3, and a signal from the first input terminal 1 is used as a power source for the transistor Q1. Timing signal generation circuit.