JPS6215919A - Automatic reset circuit - Google Patents

Abstract

PURPOSE:To reduce number of externally mounted components and to protect the titled circuit from an external noise in forming the automatic reset circuit by a semiconductor integrated circuit by providing a reset circuit setting initially an electronic circuit at the increase in the power voltage just after application of power and a signal delay circuit composing of series connection composing of RS flip-flop circuits whose output logic level is decided by application of power. CONSTITUTION:When a power voltage is impressed to a power terminal 10 and exceeds a forward rising voltage VD of the PN junction, flip-flop circuits 3, 31...3n composing of IILs reaches an operational state. A current is applied to an IIL transistor (TR) 1 from an injector TR 2. The IIL TR is conductive, the flip-flop circuits 3, 31...3n are reset, the signal is formed into a signal switch time delay through RS flip-flop circuits 11, 12, 13, the signal is inputted to a reset circuit to release the reset thereby bringing the electronic circuit in the standby state.

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、電源投入直後の電源電圧立上り時に、電子回
路をリセットして初期設定を行・い、電源電圧が規定電
圧に達した時点で電子回路を待期状態にするオートリセ
ット回路に関するものである。[Detailed Description of the Invention] Industrial Application Field The present invention resets and initializes the electronic circuit when the power supply voltage rises immediately after the power is turned on, and resets the electronic circuit when the power supply voltage reaches a specified voltage. This relates to an auto-reset circuit that puts the device into a standby state.

従来の技術 従来のオートリセット回路は、第４図に示すように外付
は部品が必要な回路構成であった。以下、第４図を参照
して回路動作を説明する。BACKGROUND OF THE INVENTION A conventional auto-reset circuit has a circuit configuration that requires external components, as shown in FIG. Hereinafter, the circuit operation will be explained with reference to FIG.

図示する回路は、リセット回路がＩＩＬ（注入型論理回
路）で構成されている例である。よく知られているよう
に、ＩＩＬはＰＮ接合の順方向立上シミ圧ＶＤ（約０，
７Ｖ　）以上の電圧が印加されれば動作状態に入る。し
たがって、電源投入ののち電源電圧がＶＤを越えた時点
でＩＩＬ）ランジスタ１はインジェクタトランジスタ２
から供給された電流で導通し、ＩＩＬで構成されたフリ
、ンプフロップ回路３，３１．・・・・・・３ｎをリセ
ットする。The illustrated circuit is an example in which the reset circuit is constituted by an IIL (injection type logic circuit). As is well known, IIL is the forward rising stain pressure VD (approximately 0,
If a voltage of 7V or more is applied, it enters the operating state. Therefore, at the point when the power supply voltage exceeds VD after power is turned on, transistor 1 is switched to injector transistor 2.
The flip-flop circuits 3, 31, . ...Reset 3n.

ところで、この時点では、付加抵抗４，５の値とコンデ
ンサ６の容量で゛きまる時定数を電源電圧ＶＤに達する
時間よりも十分大きく設定しているため、トランジスタ
７が遮断状態となシ、上記のリセット動作を妨げない。By the way, at this point, the time constant determined by the values of the additional resistors 4 and 5 and the capacitance of the capacitor 6 is set sufficiently larger than the time to reach the power supply voltage VD, so the transistor 7 is not in the cut-off state. does not interfere with the reset operation.

次に、電源電圧が規定の電圧に到達した時点でトランジ
スタ７が導通するように抵抗４とコンデンサ６の値を選
定しておけば、この時点でＩＩＬトランジスタ１は遮断
状態となり、リセット機能は開放され、フリップフロッ
プ回路３，３１．・・・・・・３ｎで構成された集積回
路は待期状態に入る。Next, if the values of the resistor 4 and capacitor 6 are selected so that the transistor 7 becomes conductive when the power supply voltage reaches the specified voltage, the IIL transistor 1 will be cut off at this point, and the reset function will be released. and flip-flop circuits 3, 31 . . . . The integrated circuit configured with 3n enters a standby state.

なお、抵抗８はＩＩＬ回路の多くのＩＩＬ）ランジスタ
に供給する電流値を決定するための抵抗、９は付加部品
接続端子、そして１ｏは電源端子で帝る０ 発明が解決しようとする問題点 このような従来の回路構成では、時定数を大きく取らな
ければならないため、オートリセ？）回路の抵抗や容量
の値が大きくなり、集積化が困難であった。その結果、
オートリセ・フト機能のため抵抗やコンデンサといった
付加部品が必要であること、また、このため付加部品を
接続するため付加部品接続端子９を設けねばならず、こ
の端子から外来ノイズを受けやすく、フリップフロップ
回路が動作中リセ・ソトされ、集積回路の安定な動作を
乱すこと等の問題があった。Note that resistor 8 is a resistor for determining the current value supplied to many IIL transistors in the IIL circuit, 9 is an additional component connection terminal, and 1o is a power supply terminal. With conventional circuit configurations like this, a large time constant must be taken, so auto-reset? ) The resistance and capacitance of the circuit increased, making integration difficult. the result,
Additional components such as resistors and capacitors are required for the auto-reset function, and an additional component connection terminal 9 must be provided to connect the additional components. There have been problems such as the circuit being reset or reset during operation, which disturbs the stable operation of the integrated circuit.

問題点を解決するための手段 本発明のオートリセット回路は、電源投入直後の電源電
圧上昇時に電子回路を初期設定させるするＲ３７リツプ
フロツプ回路の直列接続体からなる信号遅延回路とを備
えるとともに、前記リセット回路の出力を前記信号遅延
回路の入力に、前記信号遅延回路の出力を前記リセット
回路の入力に接続した構成となっている。Means for Solving the Problems The auto-reset circuit of the present invention includes a signal delay circuit consisting of a series connection of R37 lip-flop circuits that initializes the electronic circuit when the power supply voltage rises immediately after the power is turned on. The output of the circuit is connected to the input of the signal delay circuit, and the output of the signal delay circuit is connected to the input of the reset circuit.

作　　用 このオートリセット回路によれば、電源投入直後にリセ
ット回路からの出力信号で電子回路をリセットするとと
もに、この信号を直列接続されたＲＳフリップフロップ
回路に通して時間遅れをもたせた信号とし、この信号を
前記リセット回路に入力してリセットを開放にさせ、電
子回路を待期状態にすることができる。Function: According to this auto-reset circuit, the electronic circuit is reset by the output signal from the reset circuit immediately after the power is turned on, and this signal is passed through an RS flip-flop circuit connected in series to generate a time-delayed signal. This signal can be input to the reset circuit to open the reset circuit and put the electronic circuit into a standby state.

また、トランジスタ素子だけでオートリセット回路が形
成できるため、集積化が可能となる。Furthermore, since an auto-reset circuit can be formed using only transistor elements, integration becomes possible.

実施例　　　　　　　　　　　ｉ 本発明の半導体集積化されたオートリセット回路の実施
例を第１図、第２図および第３図を参照して以下に説明
する。第１図は、全体を示す集積化された回路図である
。Embodiment i An embodiment of the semiconductor integrated auto-reset circuit of the present invention will be described below with reference to FIGS. 1, 2, and 3. FIG. 1 is an overall integrated circuit diagram.

電源端子１０に電源電圧が印加され、電源電圧がＰＮ接
合の順方向立上シミ圧（ＶＩ））を越えると、従来例で
説明したようにＩＩＬで構成されたフリップフロップ回
路３，３１．・・・・・・３ｎは動作可能な状態になる
。このときＩＩＬ）ランジスタ１にはインジェクタトラ
ンジスタ２から電流が供給され、このＩ　ＩＬ）ランジ
スタが導通状態となり、フリップフロップ回路３，３１
．・・・・・・３ｎをリセットして初期状態に設定する
。When a power supply voltage is applied to the power supply terminal 10 and exceeds the forward rising voltage (VI) of the PN junction, the flip-flop circuits 3, 31 . ...3n becomes operational. At this time, current is supplied to the IIL) transistor 1 from the injector transistor 2, and the IIL) transistor becomes conductive, and the flip-flop circuits 3, 31
．． ...Reset 3n and set it to the initial state.

この理由を図中のＲＳフリップフロップ回路１１．１２
・・・・・・１３の働らきにもとづいて第２図及び第３
図を参照して説明する。第２図はＲＳフリップフロップ
回路をＩＩＬで構成した場合の回路図であり、ＩＩＬ）
ランジスタ１４，１５とインジェクタトランジスタ１６
．１７とで構成されている。ところで、この構成のＲＳ
フリップ７０ツブ回路は外部から信号を与えることなく
、電源の投入のみでＩ　１．Ｌ　）ランジスタ１４が導
通、一方、ＩＩＬトランジスタ１６が遮断の状態となる
ように設計することが可能である。The reason for this is explained in RS flip-flop circuit 11.12 in the figure.
・・・・・・Figure 2 and 3 based on the function of 13
This will be explained with reference to the figures. Figure 2 is a circuit diagram when the RS flip-flop circuit is configured with IIL.
Transistors 14, 15 and injector transistor 16
．． It consists of 17. By the way, the RS of this configuration
The flip 70 tube circuit can perform I1 by simply turning on the power without applying any external signals. L) It is possible to design it so that the transistor 14 is conductive, while the IIL transistor 16 is in a cut-off state.

以下にそれについて、第２図の平面図を示す第３図を参
照して説明する。図中、１８はインジェクタトランジス
タ１６．１７のベースとＩ　ＩＬトランジスタ１４．１
５のエミッタを形成する共通Ｎ型領域、１９，２ｏはそ
れぞれインジェクタトランジスタ１６．１７のコレクタ
とＩＩＬ）ランジスタ１４，１５のベースを形成する共
通Ｐ型頭域、２１はＩ　ＩＬ）ランジスタ１４のＮ型コ
レクタ領域、２・２，２３はＩＩＬ）ランジスタ１５の
Ｎ型コレクタ領域、２４．２５はインジェクタトランジ
スタ１６．１７のインジェクタ（エミッタ）を形成する
Ｐ型頭域である。このような構成において、インジェク
タ２４のＩＩＬ）ランジスタのベース１９と対向する辺
の長さ１１を、インジェクタ２５のＩＩＬ）ランジスタ
のベース２０と対向する辺の長さ１２より大きく設定す
ると、インジェクタトランジスタ１６のエミッタ電流、
すなわちインジェクタ２４の電流の方が、インジェクタ
１７のエミッタ電流、すなわち、インジェクタ２５の電
流よりも犬きくなる。このため、電源投入時にＩＩＬ）
ランジスタ１４がエエＬトランジスタ１６よシも早く導
通し、ＩＩＬトランジスタ１５は遮断の状態になる。こ
の効果は、ＩＩＬ）ランジスタ１４のコレクタ２１が１
個であるのに対して、ＩＩＬ）ランジスタ１５のコレク
タ２２゜２３が２個であるためＩＩＬ）ランジスタ１４
のベース１９の大きさが、ＩＩＬ）ランジスタ１５のベ
ース２ｏよりも小さく、同じインジェクタ電流であって
もＩＩＬ）ランジスタ１４はＩＩＬ）ランジスタ１６に
比べて導通しやすいという傾向と相まって、電源投入時
に１３７９７１７７７１回路に方向づけを付与する。上
記の動作によシＲＳフリップフロップ１１．１２・・・
・・・１３の出力Ｑの電圧レベルは投入時に高レベル“
Ｈ”に設定される。This will be explained below with reference to FIG. 3, which is a plan view of FIG. 2. In the figure, 18 is the base of the injector transistor 16.17 and the IIL transistor 14.1.
19, 2o are the collectors of the injector transistors 16, 17 and the bases of the transistors 14, 15, respectively; 21 is the N of the transistor 14; 2, 2, 23 are N-type collector regions of the IIL transistor 15, and 24.25 are P-type head regions forming the injector (emitter) of the injector transistor 16.17. In such a configuration, if the length 11 of the side facing the base 19 of the IIL) transistor of the injector 24 is set to be larger than the length 12 of the side facing the base 20 of the IIL) transistor of the injector 25, the injector transistor 16 emitter current of,
That is, the current of the injector 24 is higher than the emitter current of the injector 17, that is, the current of the injector 25. Therefore, when the power is turned on, IIL)
The transistor 14 becomes conductive faster than the AE L transistor 16, and the IIL transistor 15 is turned off. This effect is caused by IIL) when the collector 21 of the transistor 14 is 1
However, since there are two collectors 22 and 23 of transistor 15, IIL) transistor 14
The size of the base 19 of the IIL) transistor 15 is smaller than the base 2o of the IIL) transistor 15, and even for the same injector current, the IIL) transistor 14 has a tendency to conduct more easily than the IIL) transistor 16, and when the power is turned on, the 1379717771 Gives direction to the circuit. Due to the above operation, RS flip-flops 11, 12...
...The voltage level of the output Q of 13 is high level when it is turned on.
It is set to "H".

トコ口で、Ｉ　ＩＩ、トランジスタ１のコレクタはＲＳ
フリップフロップ回路１１のリセット端子Ｈに接続され
ているため、電源投入後ＩＩＬトランジスタ１が導通ず
ると、ＲＳフリップフロップ回路１１の出力Ｑは、ＲＳ
フリップフロップ回路１１を構成する２つのＩＩＬ）ラ
ンジスタを信号が通過する遅延時間の後に低レベル“Ｌ
”に切りかわる。Ｒ５７９ツブフロップ回路１１の出力
Ｑは、ＲＳフリップフロップ回路１２のリセット端子Ｈ
に接続されているため、ＲＳフリップフロップ回路１２
を構成する２つのＩＩＬ）ランジスタを信号が通過する
遅延時間の後に、１３７９７１７７７１回路の出力Ｑを
低レベル゛Ｌ”に切りかえる。At the end, I II, the collector of transistor 1 is RS
Since it is connected to the reset terminal H of the flip-flop circuit 11, when the IIL transistor 1 becomes conductive after the power is turned on, the output Q of the RS flip-flop circuit 11 becomes RS
After the delay time during which the signal passes through the two IIL) transistors constituting the flip-flop circuit 11, the low level “L” is reached.
The output Q of the R579 flip-flop circuit 11 is switched to the reset terminal H of the RS flip-flop circuit 12.
Since it is connected to the RS flip-flop circuit 12
After a delay time during which the signal passes through the two IIL) transistors constituting the circuit, the output Q of the 1379717771 circuit is switched to a low level "L".

この動作は以後の１３７９７１７７７１回路に伝達され
、最後のＲＳ　７　Ｊ）ツブフコツブ回路１３の出力Ｑ
を低レベル“Ｌ”に切りかえる。この結果、ＩＩＬ）ラ
ンジスタ１は遮断状態となり、フリップフロップ回路３
，３１．・・・・・・３ｎのリセットを開放する。This operation is transmitted to the subsequent 1379717771 circuit, and the final RS 7 J) Output Q of the Tsubufukotub circuit 13
Switch to low level “L”. As a result, IIL) transistor 1 is cut off, and flip-flop circuit 3
, 31. ......Release the reset of 3n.

スナわち、１３７９７１７７７１回路のＩＩＬトランジ
スタ１個当シの信号の遅延時間をｔｄ、１３７９７１７
７７１回路の段数をＮとすると、フリップフロップ回路
３，３１．・・・・・・３ｎがリセットされ初期設定が
なされてから、２ｔｄＮ後にリセットが開放され、フリ
ップフロップ回路３゜３１、・・・・・・３ｎは待期状
態に入る。In other words, the delay time of the signal for one IIL transistor in the 1379717771 circuit is td, 1379717
If the number of stages of the 771 circuit is N, then there are flip-flop circuits 3, 31 . 3n is reset and initialized, and 2tdN later, the reset is released, and the flip-flop circuits 3°31, . . . 3n enter a standby state.

以上説明した本発明のオートリセット回路は、トランジ
スタ素子のみで形成することができ半導体集積回路とし
て好適である。The auto-reset circuit of the present invention described above can be formed using only transistor elements and is suitable as a semiconductor integrated circuit.

発明の効果 本発明のオートリセット回路は、これを半導体集積回路
化する場合、外付は部品を削減できる経済的効果に加え
て、外付は部品端子を半導体集積回路の端子として確保
する必要がないため、外来ノイズから保護する効果を奏
する。また、信頼性の高いシステムの実現を容易にする
効果を奏する。Effects of the Invention When the auto-reset circuit of the present invention is made into a semiconductor integrated circuit, in addition to the economical effect of reducing the number of external components, it is also necessary to secure external component terminals as terminals of the semiconductor integrated circuit. Since there is no external noise, it is effective in protecting against external noise. Further, it has the effect of facilitating the realization of a highly reliable system.

【図面の簡単な説明】[Brief explanation of drawings]

第１図は本発明の実施例による集積化されたオートリセ
ット回路を示す回路図、第２図および第３図はそれぞれ
第１図で用いられているＲ３７！Ｊツブフロツプの回路
図および平面図、第４図は従１・・・・・・ＩＩＬ）ラ
ンジスタ、２・・・・・・インジェクタトランジスタ、
３，３１．・・・・・・３ｎ・・・・・・フリップフロ
ップ回路、４，５・・・・・・付加抵抗、６・・・・・
・コンデンサ、７・・・・・・トランジスタ、８・・・
・・・抵抗、９・・・・・・付加部品接続端子、１０・
・・・・・電源端子、１１゜１２．１３・・・・・・１
３７９７１７７７１回路、１４゜１６・・・・・・ＩＩ
Ｌトランジスタ、１６．１７・・・・・・インジェクタ
トランジスタ、１８・・・・・・インジェクタトランジ
スタのベース（ＩＩＬ）ランジスタのエミッタ）、１９
．２０・・・・・・インジェクタトランジスタのコレク
タ（ＩＩＬ）ランジスタのベース）、２１．２２．２３
・・・・・・ＩＩＬト７ンジスタのコレクタ、２４．２
５・・・・・・インジェクタ。 代理人の氏名　弁理士　中　尾　敏　男　ほか１名第　
　ｌ　　図　　　　　　　　　　　　　　　　　　　　
１−−−ｒｒＬ）ｊ”ｉジスタ２−−−インジエ２りＬ
ランジスタ １３ｆ−−−フリブ７°フｒｊｔ１更＋に曾−−−瓜■
た 第２図FIG. 1 is a circuit diagram showing an integrated auto-reset circuit according to an embodiment of the present invention, and FIGS. 2 and 3 are respectively R37! used in FIG. 1. The circuit diagram and plan view of the J tube flop.
3,31. ...3n...Flip-flop circuit, 4,5...Additional resistance, 6...
・Capacitor, 7...Transistor, 8...
...Resistance, 9...Additional component connection terminal, 10.
...Power terminal, 11゜12.13...1
379717771 circuit, 14°16...II
L transistor, 16.17... Injector transistor, 18... Injector transistor base (IIL) transistor emitter), 19
．． 20... Injector transistor collector (IIL) transistor base), 21.22.23
・・・・・・IIL register collector, 24.2
5... Injector. Name of agent: Patent attorney Toshio Nakao and 1 other person
l diagram
1---rrL)j''i register 2---injier2riL
Ransistor 13f---Frib 7°Frib rjt1 more +---Urban■
Figure 2

Claims (1)

【特許請求の範囲】[Claims] 電源投入直後の電源電圧上昇時に電子回路を初期設定さ
せるリセット回路と、電源投入により出力の論理レベル
が定まるＲＳフリップフロップ回路の直列接続体からな
る信号遅延回路とを備えるとともに、前記リセット回路
の出力を前記信号遅延回路の入力に、前記信号遅延回路
の出力を前記リセット回路の入力に接続したことを特徴
とするオートリセット回路。A reset circuit that initializes the electronic circuit when the power supply voltage rises immediately after the power is turned on, and a signal delay circuit that is made up of a series connection of RS flip-flop circuits whose output logic level is determined when the power is turned on, and an output of the reset circuit. is connected to the input of the signal delay circuit, and the output of the signal delay circuit is connected to the input of the reset circuit.