JPS62227221A - Analog-digital converter - Google Patents
Analog-digital converterInfo
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- JPS62227221A JPS62227221A JP7023586A JP7023586A JPS62227221A JP S62227221 A JPS62227221 A JP S62227221A JP 7023586 A JP7023586 A JP 7023586A JP 7023586 A JP7023586 A JP 7023586A JP S62227221 A JPS62227221 A JP S62227221A
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- noise
- reference voltage
- circuit
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は基準電圧を用いてフルスケール電圧を決定し
、このフルスケール電圧に基づいてアナログ信号をディ
ジタル信号に変換するＡ／Ｄ変換器を備えたＡ／Ｄ変換
装置に関する。[Detailed Description of the Invention] [Industrial Application Field] The present invention provides an A/D converter that determines a full-scale voltage using a reference voltage and converts an analog signal into a digital signal based on this full-scale voltage. The present invention relates to an A/D conversion device equipped with an A/D conversion device.
従来のこの種のＡ／Ｄ変換装置を第３図に示す。 A conventional A/D converter of this type is shown in FIG.
第３図において、ｌはアナログ信号をディジタル信号に
変換するＡ／Ｄ変換器、２はＡ／Ｄ変換器１によってＡ
／Ｄ変換を行う場合フルスケール電圧を定めるために基
準電圧を発生させる基準電圧発生器、３はＡ／Ｄ変換器
１によってディジタル変換したディジタル信号をラッチ
するフリップフロップで構成されるラッチ回路、４はＡ
／Ｄ変換するアナログ信号、５は基準電圧発生器２から
発生する基準電圧、６はＡ／Ｄ変換器１から出力された
ディジタル信号、７はクロック信号である。In FIG. 3, l is an A/D converter that converts an analog signal into a digital signal, and 2 is an A/D converter that converts an analog signal into a digital signal.
a reference voltage generator that generates a reference voltage in order to determine a full-scale voltage when performing A/D conversion; 3 a latch circuit composed of a flip-flop that latches a digital signal converted into a digital signal by the A/D converter 1; is A
5 is a reference voltage generated from the reference voltage generator 2, 6 is a digital signal output from the A/D converter 1, and 7 is a clock signal.
次に動作について説明する。Next, the operation will be explained.
アナログ信号４がＡ／Ｄ変換器１に入力されると、この
Ａ／Ｄ変換器１は基準電圧発生器２から発生した基準電
圧５に基づき、基準電圧５とアース間でフルスケール電
圧を決定シ、このフルスケール電圧に従ってアナログ信
号４をクロック信号のクロックごとにディジタル信号６
に変換する。When the analog signal 4 is input to the A/D converter 1, the A/D converter 1 determines the full-scale voltage between the reference voltage 5 and ground based on the reference voltage 5 generated from the reference voltage generator 2. According to this full-scale voltage, the analog signal 4 is converted to the digital signal 6 every clock of the clock signal.
Convert to
このディジタル信号６はラッチ回路３でラッチされ、数
々の処理に用いられる。This digital signal 6 is latched by a latch circuit 3 and used for various processing.
従来のＡ／Ｄ変換装置は以上のように構成されていたの
で、例えば基板上のパターンの引き回しや部品の配置等
によって大きく左右される雑音が基準電圧に含まれいた
場合、この雑音がＡ／Ｄ変換器１によってＡ／Ｄ変換さ
れてディジタル信号６に乗ってしまう問題点があった。Conventional A/D converters are configured as described above, so if the reference voltage contains noise that is largely affected by the wiring of the pattern on the board, the arrangement of components, etc., this noise will be There was a problem in that the signal was A/D converted by the D converter 1 and added to the digital signal 6.
この発明は上記のような問題点を解決するためになされ
たもので、ディジタル信号に含まれる雑音を除去するＡ
／Ｄ変換装置を得ることを目的とする。This invention was made to solve the above-mentioned problems, and it is an A
The purpose of this invention is to obtain a /D conversion device.
このためこの発明はＡ／Ｄ変換器１の出力を一定時間保
持し、時間を遅らせて出力するタイミング調整回路ＩＡ
と、基準電圧に含まれている雑音を検出し、この検出に
もとづいてＡ／Ｄ変換器１の出力と、タイミング調整回
路ＩＡの出力との選択を行う選択回路１２とを備えたこ
とを特徴とするものである。For this reason, the present invention has a timing adjustment circuit IA that holds the output of the A/D converter 1 for a certain period of time and outputs it with a delay.
and a selection circuit 12 that detects noise contained in the reference voltage and selects between the output of the A/D converter 1 and the output of the timing adjustment circuit IA based on this detection. That is.
この発明にかかるタイミング調整回路はＡ／Ｄ変換器の
出力を一定時間保持し、時間を遅らせて出力する。The timing adjustment circuit according to the present invention holds the output of the A/D converter for a certain period of time, delays the time, and outputs the output.
一方選択回路は基準電圧に含まれている雑音を検出し、
この検出にもとづいてＡ／Ｄ変換器の出力と、タイミン
グ調整回路の出力との選択を行う。On the other hand, the selection circuit detects the noise included in the reference voltage,
Based on this detection, the output of the A/D converter and the output of the timing adjustment circuit are selected.
以下、この発明の一実施例を図について説明する。 An embodiment of the present invention will be described below with reference to the drawings.
第１図は本発明の一実施例を示す構成図で、図において
、８はＡ／Ｄ変換器１から出力されるディジタル信号６
を一定時間保持するフリップフロップで構成される保持
回路、１３は保持回路８によって保持されているディジ
タル信号を一定時間遅らせて出力する遅延回路、９は基
準電圧発生器２から出力される基準電圧５に含まれてい
る雑音を検出して増幅する増幅器、１０は増幅器９によ
って増幅された雑音を選択信号としてＴＴＬレベルの信
号に変換し、Ａ／Ｄ変換器１から出力されるディジタル
信号６との時間合わせを行うフリップフロップ、１１は
フリップフロップ１０から出力される選択信号、１２は
選択信号１１に基づいてＡ／Ｄ変換器１の出力とタイミ
ング調整回路ＩＡの出力との選択を行う選択回路である
。FIG. 1 is a block diagram showing an embodiment of the present invention. In the figure, 8 is a digital signal 6 output from the A/D converter 1.
13 is a delay circuit that delays the digital signal held by the holding circuit 8 for a certain period of time and outputs it; 9 is a reference voltage 5 output from the reference voltage generator 2; An amplifier 10 detects and amplifies the noise contained in the amplifier 9, converts the noise amplified by the amplifier 9 into a TTL level signal as a selection signal, and converts the noise amplified by the amplifier 9 into a TTL level signal, which is combined with the digital signal 6 output from the A/D converter 1. A flip-flop performs time adjustment; 11 is a selection signal output from the flip-flop 10; 12 is a selection circuit that selects between the output of the A/D converter 1 and the output of the timing adjustment circuit IA based on the selection signal 11; be.
ここにタイミング調整回路ＩＡは保持回路８と遅延回路
１３とで構成されている。 。Here, the timing adjustment circuit IA is composed of a holding circuit 8 and a delay circuit 13. .
次に動作について説明する。Next, the operation will be explained.
Ａ／Ｄ変換器１に入力されたアナログ信号４は基準電圧
５によって決定されたフルスケール電圧に基づいてディ
ジタル信号に変換される。The analog signal 4 input to the A/D converter 1 is converted into a digital signal based on the full-scale voltage determined by the reference voltage 5.
−力増幅器９は基準電圧５に含まれている雑音を増幅し
、Ａ／Ｄ変換器ｌから出力されるディジタル信号６との
時間合わせを行うためフリップフロップｔｏでラッチす
る。- The power amplifier 9 amplifies the noise contained in the reference voltage 5, and latches it with the flip-flop to in order to time-align it with the digital signal 6 output from the A/D converter l.
このときの増幅器９の増幅率はＡ／Ｄ変換器の単位ビッ
ト当たりの電圧をＴＴＬレベルの電圧１．４Ｖで割り、
次式（１）で決定する。The amplification factor of the amplifier 9 at this time is calculated by dividing the voltage per unit bit of the A/D converter by the TTL level voltage of 1.4V.
It is determined by the following formula (1).
フリップフロップ１０でラッチした選択信号１１は選択
回路１２の制御信号として用い、Ａ／Ｄ変換器１から出
力される下位２ビツトのディジタル信号とタイミング調
整回路から出力される下位２ビツトのディジタル信号と
の選択を行う。The selection signal 11 latched by the flip-flop 10 is used as a control signal for the selection circuit 12, and is used as a control signal for the selection circuit 12, and is combined with the lower 2-bit digital signal output from the A/D converter 1 and the lower 2-bit digital signal output from the timing adjustment circuit. Make a selection.
これにより基準電圧５に雑音が含まれていた場合、ディ
ジタル信号６の下位ビットが雑音で動くが、この雑音で
動くディジタル信号の下位ビットは１クロツク前にＡ／
Ｄ変換されたディジタル信号と切換えて出力する。As a result, if the reference voltage 5 contains noise, the lower bits of the digital signal 6 will move due to the noise, but the lower bits of the digital signal that move due to this noise will be
It is switched to the D-converted digital signal and output.
またディジタル信号の下位２ビツト以外については保持
回路８と遅延回路９とによって時間調整を行い、選択回
路１２によって選択された下位２ビツトと合わせて全ビ
ットをラッチ回路３でラッチする。この時のタイムチャ
ートを第２図に示す。Further, time adjustment is performed for the digital signal other than the lower two bits by the holding circuit 8 and the delay circuit 9, and all bits, including the lower two bits selected by the selection circuit 12, are latched by the latch circuit 3. A time chart at this time is shown in FIG.
なお、この発明は主として、画像処理に用い、Ａ／Ｄ変
換器は何ビットでも使用出来る。又、輝度と色差に分け
てＡ／Ｄ変換するカラーと、そのままＡ／Ｄ変換するモ
ノクロと、どちらでも使用出来る。Note that this invention is mainly used for image processing, and the A/D converter can be used with any number of bits. Furthermore, it is possible to use either color, which performs A/D conversion for brightness and color difference, or monochrome, which performs A/D conversion directly.
以上のようにこの発明によれば、Ａ／Ｄ変換器の出力を
一定時間保持し、時間を遅らせて出力するタイミング調
整回路と、基準電圧に含まれている雑音を検出し、この
検出にもとづいてＡ／Ｄ変換器の出力と、上記タイミン
グ調整回路の出力との選択を行う選択回路とを備えたの
で、基準電圧の雑音を利用して、ディジタル的に雑音を
取り除く事ができる。As described above, according to the present invention, there is provided a timing adjustment circuit that holds the output of the A/D converter for a certain period of time and outputs it with a delay, and a timing adjustment circuit that detects the noise contained in the reference voltage, and based on this detection. Since the present invention includes a selection circuit that selects between the output of the A/D converter and the output of the timing adjustment circuit, it is possible to digitally remove noise using the noise of the reference voltage.
第１図はこの発明の一実施例によるＡ／Ｄ変換器の構成
図、第２図はこの発明の動作を示すタイムチャート図、
第３図は従来のＡ／Ｄ変換器の構成図である。
１・・・Ａ／Ｄ変換器、ＩＡ・・・タイミング調整回路
、２・・・基準電圧発生器、１２・・・選択回路。
尚、図中、同一符号は同一、又は相当部分を示す。
代理人 大 岩 増 雄（ほか２名）Ｃつ
憾FIG. 1 is a configuration diagram of an A/D converter according to an embodiment of the present invention, and FIG. 2 is a time chart diagram showing the operation of the present invention.
FIG. 3 is a block diagram of a conventional A/D converter. DESCRIPTION OF SYMBOLS 1... A/D converter, IA... Timing adjustment circuit, 2... Reference voltage generator, 12... Selection circuit. In addition, in the figures, the same reference numerals indicate the same or corresponding parts. Agent: Masuo Oiwa (and 2 others)
Claims (1)
スケール電圧に基づいてアナログ信号をディジタル信号
に変換するＡ／Ｄ変換器を備えたＡ／Ｄ変換装置におい
て、 上記Ａ／Ｄ変換器の出力を一定時間保持し、時間を遅ら
せて出力するタイミング調整回路と、上記基準電圧に含
まれている雑音を検出し、この検出にもとづいてＡ／Ｄ
変換器の出力と、上記タイミング調整回路の出力との選
択を行う選択回路とを備えたことを特徴とするＡ／Ｄ変
換装置。[Scope of Claims] An A/D converter including an A/D converter that determines a full-scale voltage using a reference voltage and converts an analog signal into a digital signal based on this full-scale voltage, A timing adjustment circuit that holds the output of the A/D converter for a certain period of time and outputs it with a delay, and a timing adjustment circuit that detects noise included in the reference voltage and adjusts the A/D converter based on this detection.
An A/D conversion device comprising a selection circuit that selects between the output of the converter and the output of the timing adjustment circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7023586A JPS62227221A (en) | 1986-03-28 | 1986-03-28 | Analog-digital converter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7023586A JPS62227221A (en) | 1986-03-28 | 1986-03-28 | Analog-digital converter |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62227221A true JPS62227221A (en) | 1987-10-06 |
Family
ID=13425701
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7023586A Pending JPS62227221A (en) | 1986-03-28 | 1986-03-28 | Analog-digital converter |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62227221A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02137015A (en) * | 1988-11-18 | 1990-05-25 | Nec Corp | Analog/digital converter |
| EP1080533B1 (en) * | 1998-05-20 | 2003-07-30 | STMicroelectronics N.V. | Improvements in, or relating to analogue to digital conversion |
| JP2017009565A (en) * | 2015-06-26 | 2017-01-12 | 旭化成エレクトロニクス株式会社 | Gas sensor circuit, gas sensor device, and method of sensing gas concentration |
-
1986
- 1986-03-28 JP JP7023586A patent/JPS62227221A/en active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02137015A (en) * | 1988-11-18 | 1990-05-25 | Nec Corp | Analog/digital converter |
| EP1080533B1 (en) * | 1998-05-20 | 2003-07-30 | STMicroelectronics N.V. | Improvements in, or relating to analogue to digital conversion |
| JP2017009565A (en) * | 2015-06-26 | 2017-01-12 | 旭化成エレクトロニクス株式会社 | Gas sensor circuit, gas sensor device, and method of sensing gas concentration |
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