JPS62212745A - Data processor having buffer memory - Google Patents

Abstract

PURPOSE:To increase the storing speed of data by using an instruction arithmetic processing part to deliver data onto a data bus at a part where data are stored and then using a buffer memory to deliver data to the other part of the data bus. CONSTITUTION:In a store-through system, the data delivered to data buses 4-1 and 4-3 from an instruction arithmetic processing part 1 are stored in main memory store registers 13-1-13-4 within a main memory interface part 2. While the data delivered to data buses 4-2 and 4-4 by the bytes 3-2 and 3-4 are also stored in the registers 13-1-13-4. These data are sent to a main memory and a main memory control part 5 via a main memory bus 6 and stored there. Then the data are delivered to those data buses from the part 1 and a buffer memory 3 and then merged on these data buses. Thus data are stored in a part of the access unit of the memory 3. In such a way, the data storing speed is increased.

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はバッファ記憶を有するデータ処理装置に関する
ものである。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a data processing device having buffer storage.

〔従来の技術〕[Conventional technology]

バッファ記憶のアクセスｍ位内の一部分のみに対するス
トア動作を実現する場合、以下に述べる理由により、ス
トアすべきデータと、バッファ記憶からのリードデータ
とをマージすることが必要となる場合がある。When implementing a store operation for only a portion of the m accesses of the buffer memory, it may be necessary to merge the data to be stored and the read data from the buffer memory for the reasons described below.

まず第１の理由は、特公告昭５４−１１２２０号公報に
示されている様にストアすべきデータとバッファ記憶か
らのリードデータをマージし、該マージデータを主記憶
へ送出することにより、処理装置から記憶部に対しては
、アクセス単位内の全部分に対するストア要求を行なわ
せしめたいためである。これにより、主記憶部が、主記
憶から一旦データをリードして、リードしたデータと処
理装置が送出したデータとをマージしたデータを主記憶
へ書込む必要がなくなる。よって主記憶部のスループッ
ト（単位時間内にアクセス可能なデータ量）を向上させ
得る。The first reason is that, as shown in Japanese Patent Publication No. 54-11220, data to be stored and read data from buffer storage are merged, and the merged data is sent to the main memory. This is because the device wants to make a store request to the storage unit for all parts within an access unit. This eliminates the need for the main memory section to once read data from the main memory and then write the merged data of the read data and the data sent by the processing device to the main memory. Therefore, the throughput (amount of data that can be accessed within a unit time) of the main memory can be improved.

第２の理由は、処理装置の信頼性を高めるためにバッフ
ァ記憶にハミングコードビットを付加している場合に、
バッファ記憶からのリードデータと、ストアすべきデー
タとを用いてハミングコ−ドを生成するためである。The second reason is that when Hamming code bits are added to buffer storage to increase the reliability of the processing unit,
This is to generate a Hamming code using read data from the buffer storage and data to be stored.

以上に示した様な、ストアすべきデータとバッファ記憶
からのリードデータとのマージを行なう場合、従来は、
一般に該マージ動作は一旦バッファ記憶からデータをリ
ードし、次に該リードデータとストアすべきデータとを
マージした後あらためて、バッファ記憶及び主記憶に対
してストア動作を行なうことにより実現されている。Conventionally, when merging data to be stored and read data from buffer storage as shown above,
Generally, the merging operation is accomplished by first reading data from a buffer storage, then merging the read data with the data to be stored, and then performing a store operation on the buffer storage and main storage.

〔発明が解決しようとする問題点〕[Problem that the invention seeks to solve]

上記方法はバッファ記憶からのデータのリードのために
、余分な時間を必要とし、結局は処理装置の平均命令処
理時間を大にしてしまうという点で不利である。The above method is disadvantageous in that it requires extra time to read the data from the buffer storage, ultimately increasing the average instruction processing time of the processing unit.

本発明の目的は高速にストア動作を実現するデータ処理
装置を提供することにある。SUMMARY OF THE INVENTION An object of the present invention is to provide a data processing device that can perform a store operation at high speed.

〔問題点を解決するための手段〕[Means for solving problems]

本発明はバッファ記憶のアクセス単位内の一部分のみに
対するストアを行なう場合に、ストアを行すう一部分に
ついては命令演算処理部がデータバス上にデータを出力
すると共に、データバスの残りの部分に対してはバッフ
ァ記憶がデータを出力することによりストアを行う。In the present invention, when storing only a portion of the access unit of buffer storage, the instruction processing unit outputs data on the data bus for the portion to be stored, and outputs data to the remaining portion of the data bus. stores by outputting data from the buffer memory.

〔作用〕[Effect]

本発明はバッファ記憶へのストアデータはデータバス上
でマージされるので、バッファ記憶のアクセス単位の一
部分に対するストア動作が高速化される。In the present invention, store data to the buffer memory is merged on the data bus, so that the store operation for a portion of the access unit of the buffer memory is accelerated.

〔実施例〕〔Example〕

以下本発明の一実施例を図に従い説明する。出図の例で
はバッファ記憶のアクセス単位及びデータバス幅は４バ
イトである。An embodiment of the present invention will be described below with reference to the drawings. In the illustrated example, the access unit for buffer storage and the data bus width are 4 bytes.

第１図のタイムチャートに示すように、例えばバッファ
記憶のバイトＯ及びバイト２に相当する部分（第１図の
２−１．２−３）にストアを行なう場合、命令演算処理
部１内の制御部１２の出力である命令演算処理部データ
出力制御線９−１〜９−４の内バイト０．２に相当する
線９−１．９−３が′１′となる。命令演算処理部１内
のバッファストアレヅスタ７−１，７−３に設定された
ストアデータすなわちバイト０．２に相当する部分が、
上記制御線９−１．９−３によりドライバ８−１．８−
３を介してバイト０．３データバス４−１．４−３に出
力される。１０−１〜１０−４はバッファ記憶出力制御
線であり、上記線９−１〜９−４の反転信号である。第
２図の例では線１０−２．１０−４が１１′となり、バ
ッファ記憶３のバイト３−２．３−４からのリードデー
タはデータバス４−２と４−４に出力される。As shown in the time chart of FIG. 1, when storing, for example, in the portion corresponding to byte O and byte 2 of the buffer memory (2-1.2-3 in FIG. 1), the instruction processing unit 1 Of the instruction arithmetic processing section data output control lines 9-1 to 9-4 which are the output of the control section 12, the line 9-1.9-3 corresponding to byte 0.2 becomes '1'. The store data set in the buffer store registers 7-1 and 7-3 in the instruction arithmetic processing unit 1, that is, the part corresponding to byte 0.2, is
Driver 8-1.8- by the above control line 9-1.9-3
Byte 0.3 is output via data bus 4-1.4-3. Buffer storage output control lines 10-1 to 10-4 are inverted signals of the lines 9-1 to 9-4. In the example of FIG. 2, lines 10-2, 10-4 become 11', and read data from bytes 3-2, 3-4 of buffer storage 3 is output to data buses 4-2 and 4-4.

第２図のタイムチャートに示すように、命令演算処理部
１及びバッファ記憶のバイト３−２．３−４からデータ
バスに対するデータ出力は同時に行なわれる。バッファ
記憶ストア制御線１１−１〜１１−４の内、バイト０．
２に相当する［１１−１．１１−３が′１′となり、命
令演算処理部１がデータバス４−１．４−３に出力した
ストアデータはバッファ記憶のバイト３−１．３−３に
ストアされる。As shown in the time chart of FIG. 2, data output from the instruction processing unit 1 and bytes 3-2, 3-4 of the buffer storage to the data bus is performed simultaneously. Of the buffer storage store control lines 11-1 to 11-4, bytes 0.
2 corresponds to [11-1. Stored in

バッファ記憶３にストア動作を行なうと共に常に主記憶
に対してもストア動作を行なう方式、いわゆるストアス
ル一方式においては、更に以下の動作が行なわれる。デ
ータバス４−１．４−３については命令演算処理部ｌが
、またデータバス４−２．４−４についてはバッファ記
憶３のバイト３−２．３−４がデータバスへ出力したデ
ータは主記憶インターフェース部２内の主記憶ストアデ
ータレジスタ１３−１〜１３−４にとりこまれ、主記憶
バス６を介して主記憶及び主記憶制御部５に送られ主記
憶に対しストア動作が行なわれる。In the so-called store-through method, in which a store operation is performed in the buffer memory 3 and also in the main memory at all times, the following operations are further performed. For data bus 4-1.4-3, the instruction arithmetic processing unit 1 outputs data, and for data bus 4-2.4-4, byte 3-2.3-4 of buffer storage 3 outputs data to the data bus. The data is taken into the main memory store data registers 13-1 to 13-4 in the main memory interface section 2, and sent to the main memory and main memory control section 5 via the main memory bus 6, where a store operation is performed on the main memory. .

第２図のタイムチャートで示されるように１本発明にお
いては、命令演算処理部１からデータバスへデータを出
力すると共に、バッファ記憶３からのデータバスへのデ
ータを出力し、データバス上でデータのマージを行なう
ため、バッファ記憶のアクセス単位の一部分に対するス
トア動作を行なう場合、一旦バッファ記憶からデータを
リードした後あらためてバッファ記憶へデータをストア
する方式に較べ高速にストア動作を行なうことができる
。As shown in the time chart of FIG. 2, in the present invention, data is output from the instruction arithmetic processing unit 1 to the data bus, and data is output from the buffer storage 3 to the data bus. In order to merge data, when performing a store operation for a part of the access unit of buffer memory, the store operation can be performed faster than a method in which data is read from buffer memory and then stored again in buffer memory. .

〔発明の効県〕[Effect of invention]

本発明によれば、バッファ記憶のアクセス単位内の一部
分に対するストアを指示された場合、バッファ記憶から
のデータのリードと命令演算処理部からデータバスへの
データ出力を逐次的にではなく同時に行ないデータバス
上でデータのマージを行なうため、該ストア動作を高速
に実現できる。According to the present invention, when an instruction is given to store a part of the buffer memory in an access unit, reading data from the buffer memory and outputting data from the instruction processing unit to the data bus are performed simultaneously rather than sequentially. Since data is merged on the bus, the store operation can be realized at high speed.

【図面の簡単な説明】[Brief explanation of drawings]

第１図は本発明の一実施例を示すブロック図。 第２図は第１図を説明するストア動作のタイムチャート
である。 １・・・命令演算処理部、２・・・主記憶インターフェ
ース部、３・・・バッファ記憶、３−１〜３−４・・・
バッファ記憶バイト０〜３．４−１〜４−４・・・デー
タバスバイトＯ〜３，５・・・主記憶及び主記憶制御部
、６・・・主記憶バス、７−１〜７−４・・・バッファ
ストアレジスタバイトＯ〜３．８−１〜８−４・・ドラ
イババイトＯ〜３．９−１〜９−４・・・命令演算処理
部データ出力制御線バイトＯ〜３．１０−１〜１０−４
・・・バッファ記憶データ出力制御線。 １１−１〜１１−４・・・バッファ記憶ストア制御線バ
イト０〜３，１２・・・制御部、１３−１〜１３−４・
・主記憶ストアレジスタパイ１−０〜３゜第１ｚ 第　２　口FIG. 1 is a block diagram showing one embodiment of the present invention. FIG. 2 is a time chart of a store operation to explain FIG. 1. 1... Instruction arithmetic processing unit, 2... Main memory interface unit, 3... Buffer storage, 3-1 to 3-4...
Buffer storage bytes 0 to 3.4-1 to 4-4...Data bus bytes O to 3, 5...Main memory and main memory control unit, 6...Main memory bus, 7-1 to 7- 4...Buffer store register byte O~3.8-1~8-4...Driver byte O~3.9-1~9-4...Instruction arithmetic processing section data output control line byte O~3. 10-1 to 10-4
...Buffer storage data output control line. 11-1 to 11-4...Buffer storage store control line bytes 0 to 3, 12...Control unit, 13-1 to 13-4.
・Main memory store register pi 1-0~3゜1z 2nd port

Claims (1)

【特許請求の範囲】[Claims] １、命令演算処理部とバッファ記憶と、これら両者を結
合するデータバスとを備え、上記命令演算処理部が、バ
ッファ記憶のアクセス単位内の一部分に対しストア動作
を行なう場合、ストアを指示された一部分については上
記命令演算処理部がデータバス上にストアデータを出力
すると共に、ストアを指示されなかった部分については
上記バッファ記憶がテータバス上にストアデータを出力
することを特徴とするデータ処理装置。1. It is equipped with an instruction processing unit, a buffer memory, and a data bus that connects these two, and when the instruction processing unit performs a store operation on a part of the access unit of the buffer memory, when the instruction processing unit is instructed to store, A data processing device characterized in that the instruction arithmetic processing unit outputs store data on a data bus for a portion, and that the buffer storage outputs store data on a data bus for a portion for which storage is not instructed.