JPS60142450A - Storage system - Google Patents
Storage systemInfo
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- JPS60142450A JPS60142450A JP58250036A JP25003683A JPS60142450A JP S60142450 A JPS60142450 A JP S60142450A JP 58250036 A JP58250036 A JP 58250036A JP 25003683 A JP25003683 A JP 25003683A JP S60142450 A JPS60142450 A JP S60142450A
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- address
- data
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
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- Engineering & Computer Science (AREA)
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- Memory System (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
Description
【発明の詳細な説明】
（＋）発明の技術分野
本発明は記憶システムに係り、特に中央処理装置のデー
タ処理に供されるデータのための待ち時間を減少させる
手段を改善した記憶システムに関する。(+) TECHNICAL FIELD OF THE INVENTION The present invention relates to storage systems, and more particularly to storage systems with improved means for reducing latency for data submitted to data processing by a central processing unit.
〈ｊノ）技術の背景
電子引算機システムの中央処理装置（以下、ＣＩ’ ［
Ｊと略称する。）はその主記憶装置に対し必要なデータ
のためのアクセスをして所要のデータ処理を行なうよう
に構成されている。そして、最近の大型システムでは、
ＣＰＵから主記憶装置へのアクセス時間は基本命令の実
行時間の１０倍以上と長（なりつつある。この傾向が大
規模集積回路の進歩により更に高じると、アクセス時間
の短縮化が図られたとしても相対的に両者間の速度差に
開きが生し、主記憶装置へのデータアクセスに対する待
ち時間が相対的に大きくなっていき、その結果としてシ
ステム性能に悪影響を及ばず。このような関係は、主記
憶装置の容量を拡張するための記憶装置が使われる場合
には、顕著に現われて来る。(j) Technical background Central processing unit (hereinafter referred to as CI') of electronic subtraction machine system
It is abbreviated as J. ) is configured to access the main memory for necessary data and perform necessary data processing. In recent large-scale systems,
The access time from the CPU to the main memory is more than 10 times longer than the execution time of a basic instruction (and is becoming longer).If this trend increases further due to advances in large-scale integrated circuits, even if efforts are made to shorten the access time, As a result, the speed difference between the two becomes relatively large, and the waiting time for data access to the main memory becomes relatively large.As a result, system performance is not adversely affected.Such a relationship , this becomes noticeable when a storage device is used to expand the capacity of the main storage device.
そこで、そのような不具合を可及的に排除しようとする
手段も開発されているが、そのような手段のなお一層の
改善が要望されている。Therefore, although means have been developed to eliminate such problems as much as possible, there is a demand for further improvement of such means.
（ハ）従来技術と問題点
−に述手段の１つとして、ＣＰＵ内に高速にアクセスし
得るバッファメモリを用意し、主記憶装置へのデータの
アクセス回数を減らして処理速度を向−１ニさせるもの
がある。これによっても、大規模集積回路の進歩による
マシンサイクルの短縮の方が主記憶装置のアクセス時間
の短縮よりもその度合を大きくしているから、上述デー
タ待ち時間が１Ｑ＜ならざるを得ない結果となっている
。又、主記憶装置はＲＡＭで構成され、その高密度化に
より大容量化も推進されている。(C) Prior art and problems - As one of the means to improve processing speed by preparing a buffer memory that can be accessed at high speed in the CPU and reducing the number of times data is accessed to the main storage device. There is something that makes me As a result of this, the reduction in machine cycles due to advances in large-scale integrated circuits is greater than the reduction in main memory access time, so the above-mentioned data waiting time must be less than 1Q. It becomes. Further, the main storage device is composed of a RAM, and its capacity is also being increased due to its higher density.
このような主記憶装置の大容量化を更に推し進めたもの
として拡張記憶装置を備えたベクトル処理装置が実用に
供されるに及んでいる。しかしながら、このベクトル処
理装置における主記憶装置と拡張記憶装置との間のデー
タ転送はＭＯＶＥ命警に３１、って行なわれているため
、データ転送が終１′するまでそのＭＯＶＥ動作を行な
っている間ＣＩ） （Ｊは他の処理を行ない得ないまま
にある。このことはベクトル処理装置では許容し得るこ
とであるが、汎用機においてはタイムシェアリングで処
理を遂行しなければならない関係上、上述のような拡張
記憶装置を包含する記憶システムをそのまま１采り入れ
ることはできない。Vector processing devices equipped with an expanded storage device are now being put into practical use as a means of further increasing the capacity of the main storage device. However, since the data transfer between the main storage device and the expanded storage device in this vector processing device is performed at the MOVE time limit, the MOVE operation is performed until the data transfer is completed. Interval CI) (J remains unable to perform other processing. This is acceptable in a vector processing device, but in a general-purpose machine, processing must be performed by time sharing, so A storage system including the above-mentioned expanded storage device cannot be directly incorporated into one system.
（−）発明の目的
本発明は上述したような従来システムの有する欠点に鑑
みて創案されたもので、その目的は主犯ｊＱ装置と外部
記憶装置との間にこれら装置の中間の動作速度で動作し
得る記１．ａ装置を介在させ、データに対する待ち時間
を減少させることのできる記憶システムを提供すること
にある。(-) Purpose of the Invention The present invention was devised in view of the drawbacks of the conventional system as described above, and its purpose is to provide a system between the main criminal jQ device and the external storage device that operates at an intermediate operating speed of these devices. Possible notes 1. An object of the present invention is to provide a storage system that can reduce the waiting time for data by intervening a device.
（ホ）発明の構成
そして、この目的達成のため、本発明の第１の発明は上
記１ｑ装置及び外部記憶装置を有する情報処理装置の記
憶システムにおいて、上記再記憶装置の中間の動作速度
で動作し得る拡張記憶装置を記憶系にチャネル装置を介
して接続可能にして上記上記１．ａ装置に対しては外部
記憶装置としての、父上記外部記憶装置に対しては主記
憶装置としての記１！機能を遂行ゼしめるように構成し
、第２の発明は主記憶装置及び外部記憶装置を有する情
報処理装置の記憶システムにおいて、上記再記憶装置の
中間の動作速度で動作し得る拡張記憶装置を記憶系にチ
ャネル装置を介して接続可能にして上記主記憶装置に対
しては外部記憶装置としての、又上記外部記憶装置に対
しては主記憶装置としての記（！ １ｆｆｌ能を遂行−
已し７め且つ上記拡張記憶装置間でのデータ転送を遂行
し得るように構成したちのＣある。(E) Structure of the Invention In order to achieve this object, the first aspect of the present invention provides a storage system for an information processing apparatus having the 1q device and an external storage device, which operates at an intermediate operating speed of the re-storage device. The above-mentioned 1. Note 1: A device is used as an external storage device, and the above external storage device is used as a main storage device! According to a second aspect of the present invention, in a storage system of an information processing device having a main storage device and an external storage device, an expanded storage device capable of operating at an intermediate operating speed of the re-storage device is provided. The main storage device can be connected to the system via a channel device, and the main storage device can be used as an external storage device, and the external storage device can be used as a main storage device.
Seventh and C is configured to perform data transfer between the expansion storage devices.
０発明の実施例
１夛１・、添伺図面を参照しながら本発明の詳細な説明
′４゛る。Embodiment 1 of the Invention A detailed description of the present invention is given below with reference to the accompanying drawings.
ｆ１日図は本発明の一実施例を示す。この図においζ、
■はＣＰｔＪ、２は主起ｉ、ｅ制御部３を介してＣ１１
Ｕ ｌに接続される主記憶装置である。４は拡張記１．
ｑ装ｆ１．（その動作速度は主記憶装置２の動作速瓜と
後述外部記憶装置の動作速度との中位にある。）５及び
入出力デハイス（外部記憶装置を含む。）６を主記憶制
御部３を介して主記憶袋Ｗ２に接続゛づるチャネル装置
である。７は主記す、ａ制御部３とチャネル装置４とを
接続するバスで、８はチャネル装置４と入出力装置であ
る外部記憶装置６とを接続するハスである。９．１０は
チャネル装置４と拡張記憶装置５とを接続するハスであ
るが、これらは便宜上別個に示すに過ぎず、第２図のｎ
′ｒ゛細図から明らかになるように必要に応して単一の
ものとして構成され、チャネル装置４にて選択的に切り
替えられて使用されるものである。The f1 day diagram shows one embodiment of the present invention. In this figure, ζ,
■ is CPtJ, 2 is main generator i, C11 via e control unit 3
This is the main storage device connected to Ul. 4 is expansion 1.
q-equipment f1. (The operating speed is between the operating speed of the main memory device 2 and the operating speed of the external storage device described below.) This is a channel device connected to the main memory bag W2 through the main memory bag W2. 7 is a bus that connects the a control unit 3 and the channel device 4, and 8 is a bus that connects the channel device 4 and the external storage device 6, which is an input/output device. 9.10 is a lotus connecting the channel device 4 and the expansion storage device 5, but these are only shown separately for convenience, and they are shown as n in FIG.
As is clear from the detailed drawing, it is configured as a single unit as required, and is selectively switched and used in the channel device 4.
第２図は第１図における拡張記憶装置の制御部５Ａの詳
細図であり、図において、２０は」二連したよ・うに構
成されるバス（即ち、第１図に図解するハス９又は１０
）のアドレスイン線２１に接続されたアドレスレジスタ
である。このアドレスレジスタは拡張記憶装置５を主記
憶装置とみなしてこれにデータを転送する場合に用いら
れるものである。このデータ転送及び後述のデータ転送
のための各種制御情報は主記憶装置２に保持されるよう
に制御される。２２は拡張記憶装置５を入出力デバイス
としてアクセスする際に用いられるアドレスレジスタで
ある。このアドレスレジスタ２２はセレクタ２３を介し
てアドレスイン線２１又はアドレス更新回路２４の出力
へ接続される。２５はＭＯＶＢ処理をする際に用いられ
るアドレスレジスタである。このアドレスレジスタ２５
はセレクタ２６を介してアドレスイン線２１又はアドレ
ス更新回路２４の出力へ接続される。図面を明瞭にする
ため図示しないが、アドレスレジスタ２２゜２５に対応
してレングスレジスタがあり、又セレクタ２３．２６、
及びアドレス更新回路２４に対しｉ＞−４−るセレクタ
、更新回路がレングスレジスタにＪ＝＆続されており、
それらレングスレジスタが転送サレるデータの長さを制
１ａｌｌするためアドレス更新に用いられる。FIG. 2 is a detailed diagram of the control unit 5A of the expanded storage device in FIG.
) is an address register connected to the address in line 21 of the address register. This address register is used when the extended storage device 5 is regarded as a main storage device and data is transferred to it. This data transfer and various control information for data transfer to be described later are controlled to be held in the main storage device 2. 22 is an address register used when accessing the extended storage device 5 as an input/output device. This address register 22 is connected via a selector 23 to an address in line 21 or an output of an address update circuit 24. 25 is an address register used when performing MOVB processing. This address register 25
is connected to the address in line 21 or the output of the address update circuit 24 via the selector 26. Although not shown for the sake of clarity, there are length registers corresponding to the address registers 22, 25, and selectors 23, 26,
and a selector and update circuit for i>-4- for the address update circuit 24 are connected to the length register,
These length registers are used to update addresses in order to control the length of data to be transferred.
アドレスレジスタ２０は直接に、又アドレスレジスタ２
２．２５はセレクタ２７を介してプライオリティ回路２
８に接続されている。このプライオリティ回路２８には
もう１・つの入力としてアドレスパイプライン２９から
パーシャルストアのためのアドレス出力が接続され、こ
れらアドレスのプライオリティをとってプライオリティ
を与えられたアドレスをアドレスレジスタ３０及びアド
レスパイプライン２９へ出力するようにプライオリティ
回ｈ’８２８は構成されている。３１はエラーアドレス
レジスタである。The address register 20 can be directly connected to the address register 20 or
2.25 is the priority circuit 2 via the selector 27
8 is connected. The address output for partial store from the address pipeline 29 is connected as another input to this priority circuit 28, and the priority circuit 28 takes the priority of these addresses and sends the prioritized address to the address register 30 and the address pipeline 29. The priority circuit h'828 is configured to output to. 31 is an error address register.
３２は上述のように構成されるハス（即ち、第１図に図
解するハス９又は１０）のライトデータ・イン線３３に
接続されたデータレジスタで、その出力はセレクタ３４
を介してデータバッファ３５へ接続される。セレクタ３
４は上述のような拡張記憶装置を入出力デバイスとみな
す場合及びＭＯＶＥ処理をする場合に動作し“ζデータ
レジスタ３２のデータをデータバッファ３５へ一時記憶
するように構成されている。データバッファ３５及びデ
ータレジスタ３２の出力はセレクタ３６を介してデータ
レジスタ３７へ接続される。セレクタ３６はアドレスレ
ジスタ２０のアドレスにプライオリティを与えられたと
きプライオリティ回路２８から線３８を経て供給される
信号に応答してデータレジスタ３２の出力をデータレジ
スタ３７へ接続し、それ以外のときはデータバッファ３
５の出力をデータレジスタ３７へ接続するように構成さ
れている。32 is a data register connected to the write data in line 33 of the lotus (i.e., lotus 9 or 10 illustrated in FIG. 1) configured as described above, and its output is sent to the selector 34.
It is connected to the data buffer 35 via. Selector 3
4 operates when the above-mentioned extended storage device is regarded as an input/output device and when performing MOVE processing, and is configured to temporarily store the data in the ζ data register 32 in the data buffer 35.Data buffer 35 and the output of data register 32 are connected via selector 36 to data register 37. Selector 36 is responsive to a signal provided on line 38 from priority circuit 28 when the address in address register 20 is given priority. connect the output of the data register 32 to the data register 37, and otherwise connect the output of the data register 32 to the data buffer 3.
5 is connected to the data register 37.
データレジスタ３７の出力はセレクタ４１においてフェ
ソヂデータレジスク３９及びパーシャルストア用のデー
タバイブライン４０の出力と選択的に切り換えられてエ
ラーチチェソク・コレクティング（ＥＣＣ）兼パーシャ
ルストア用マージ回路（以下、ＥＣＣ兼マージ回路と称
する。）４２へ接続される。回路４２の出力ばライ１−
データレジスタ４３及びデータレジスタ４４へ接続され
る。The output of the data register 37 is selectively switched by the selector 41 to the output of the data register 39 and the data vibe line 40 for partial store, and is used as an error correction correcting (ECC)/merging circuit for partial store ( (hereinafter referred to as an ECC/merge circuit) 42. Output line 1- of circuit 42
Connected to data register 43 and data register 44.
データレジスタ４４の出力はセレクタ４５におい′Ｃデ
ータバッファ３５の出力と選択的に切り換えられてデー
タレジスタ４６へ接続される。セレクタ４５は拡張記憶
装置を主記憶装置とみなす場合にデータレジスタ４４の
出力をデータレジスタ４に・＼接続し、それ以外の場合
はデータバッファ３５の出力をデータレジスタ４６に接
続するようるこ構成されている。データレジスタ４６の
出力は１述構成のハスのフェッチデータアウト綿４７へ
１妾統され”Ｃいる。The output of the data register 44 is selectively switched with the output of the 'C data buffer 35 by the selector 45 and connected to the data register 46. The selector 45 connects the output of the data register 44 to the data register 4 when the extended storage device is regarded as the main storage device, and connects the output of the data buffer 35 to the data register 46 in other cases. has been done. The output of the data register 46 is routed to a lotus fetch data output 47 having a one-state configuration.
又、データレジスタ４４の出力はセレクタ３４を介して
データバッファ３５へ接続される。セレクタ３４はライ
トかフェッチかで切り換えられるよ・）に構成されてい
る。Further, the output of the data register 44 is connected to the data buffer 35 via the selector 34. The selector 34 can be switched between write and fetch.
次に、に連構成における本発明システムの動作を説明゛
４゛る。Next, the operation of the system of the present invention in a continuous configuration will be explained.
先ず、拡張記憶装置５を入出力デバイスである外部記憶
装置としてアクセスする場合（第１の動作態様）を説明
する。First, a case (first operation mode) in which the extended storage device 5 is accessed as an external storage device that is an input/output device will be described.
このアクセスに際し°ζ入出力制御のためのスターｌ−
１１０命令が発せられる。この命令は第３図の（３−１
）に示されるフメーーマントを有しており、そのＢ２．
Ｉ）２にて指定されるチャネルアドレス、デハイスアＩ
−レスにて拡−張記憶装置を認識する。そのスター１−
Ｉ１０命令に応答して読み出されるチャネルプログラム
のＣＡＷ （チャネルアドレスワー１”） （第３図の
（３−り）参照）により最初のＣＣＷ ＜チャネルコマ
シトワード）（第３図の（３−３）参照）が読み出され
、このＣＣＷにて制御コマン１゛、及び主記憶装置のテ
ーブルを引いて拡張記憶装置アドレスを指定する。During this access, °ζ star l- for input/output control.
110 command is issued. This command is (3-1) in Figure 3.
), and its B2.
I) Channel address specified in 2,
-Recognizes the extended storage device in the remote control. That star 1-
The first CCW <channel address word) ((3-3) in FIG. ) is read out, and this CCW reads the control command 1'' and the table of the main storage device to designate the extended storage device address.
このようにして、・拡張記憶装置が入出力テバイスとし
てアクセス可能になると、主記憶装置２は主記憶制御部
３、そしてチャネル装置４を介して拡張記１．Ｃ装置５
との間でのデータ転送をなし得ることとなる。こうして
、最初のＣＣＷの次のＣＣＷにてリーｉ又はライトを指
示する。そのコマンド、アドレス、レングス（ＣＣＷの
カウントがｌ当する。）をバスを介して拡張記憶装置５
が受け取る。そのアドレスはセレクタ２３を介してアト
′Ｌ・スレジスタ２２にセットされると同時にそのＣＣ
Ｗのレングスが図示しないレングスレジスタにｊ！・７
１−される。そして、アドレスレジスタ２２のアドレス
にプライオリティがプライオリティ回路（、Ｉｊえられ
ると、そのアドレスはアドレスレジスタ；）０に七ソ１
−される。In this way, when the extended storage device becomes accessible as an input/output device, the main storage device 2 is connected to the extended storage device 1 through the main storage controller 3 and the channel device 4. C device 5
This means that data can be transferred between the two. In this way, read i or write is instructed in the CCW following the first CCW. The command, address, and length (corresponding to the CCW count) are sent to the expansion storage device 5 via the bus.
receives. The address is set in the AT'L register 22 via the selector 23, and at the same time the CC address is set.
The length of W is recorded in the length register (not shown).・7
1- be done. Then, the priority is set to the address of the address register 22 in the priority circuit (,Ij, then the address is set to the address register;) 0 to 7 so 1.
- to be done.
これと同時的に、ＣＣＷにてライトが指定されると、そ
のためのデータがデータレジスタ３２、ヒし・スタ３４
を介してデータバッファ３５に一時格納され、そし°ζ
セレクタ３６、データレジスタ３７、及びセレクタ４１
を介してＥＣＣ兼マージ回１♂８４２に至り、そこから
ライトデータレジスタ４３を経て拡張記憶部５Ｂへ転送
されてアドレスレジスタ３０のアドレスが指定する拡張
記憶部５Ｉ３の格納アドレスに格納される。At the same time, when writing is specified by CCW, the data for that is stored in the data register 32 and the histogram 34.
is temporarily stored in the data buffer 35 via °ζ
Selector 36, data register 37, and selector 41
The data is transferred to the ECC/merge circuit 1♂842 via the write data register 43, transferred to the extended storage section 5B, and stored at the storage address of the extended storage section 5I3 designated by the address of the address register 30.
このような格納動作は上述レングスによって指定される
データ長についてアドレスレジスタ２２のアルレスをア
Ｆレス更新回路２４ （１時には８ハイ１−ずつ）にて
更新しつ・つセレクタ２７、ブライメリティ回路２８を
介してアドレスレジスタ３０にセットする−・力、その
対応するデータ部分がデータレジスタ３２、セレクタ３
４を介してデータバッファ３５に一時蓄えられ、そして
セし・スタ３６、データレジスタ３７、セレクタ４１、
ＥＣＣ兼マージ回路４２を経てデータレジスタ４３に入
り、そこからアドレスレジスタ３０に七ノ１−されるア
ドレスが指定する拡張記憶部５Ｂのアドレスに一］一連
と同様にして格納される。Such a storage operation is performed by updating the address of the address register 22 with respect to the data length specified by the above-mentioned length using the address update circuit 24 (by 8 high and 1 - at 1 o'clock), and by updating the selector 27 and the brimerity circuit 28. The corresponding data portion is set in the address register 30 through the data register 32 and selector 3.
4, and is temporarily stored in the data buffer 35 via the register 36, data register 37, selector 41,
The data enters the data register 43 via the ECC/merge circuit 42, and is stored in the address register 30 from there at the specified address in the extended storage unit 5B in the same manner as in the series.
このよ）な格納動作は第３図の（３−３）に示すように
チＪイニングされているＣＣＷの各ＣＣＷ毎に生せしめ
られ、チェイニンクされた最後のＣＣＷについての上記
格納動作の終了時に１１０割り込みを発してｃ ｒ ｔ
、、＋ ｉへ知らせてそれまでの一連の動作を終了する
。この一連の動作の間、ＣＰＵＩは他の処理に当たって
いる。This storage operation is performed for each CCW of the chained CCWs as shown in (3-3) in Figure 3, and when the storage operation for the last chained CCW ends, Issue 110 interrupt and cr t
, , + i and completes the series of operations up to that point. During this series of operations, the CPUI is engaged in other processing.
又、ＣＣＷにてリートが指定された場合には、拡張記憶
制御部５Δのアトレッシング系（線２１からアドレスレ
ジスタ３０まで）の制御態様はライトの場合と変わると
ころなく、アドレスレジスタ３０のアドレスで指定され
る拡張記憶制御部５Ｉ３のアルレスから読み出されるデ
ータがフェノチラー゛−タレシスタ３９、セレクタ４１
、■凡ＣＣ兼マージ回路４２、データレジスタ４４、セ
レクタ３４を経てデータパノファ３５に一旦格納された
後セレクタ４５、データレジスタ４６を経てチャネル装
置４へ送られ、そこから主記憶制御８１Ｓ３を経て主記
憶装置２に格納されることに相違があるたりである。こ
の場合にも、その一連の動作の間、ＣＩ’＞ ｔＪ ｌ
は他の処理に当たっている。Furthermore, when REIT is specified by CCW, the control mode of the addressing system (from line 21 to address register 30) of extended storage control unit 5Δ is the same as in the case of write, and the address of address register 30 is used. The data read from the address of the specified extended storage control unit 5I3 is sent to the phenol register 39 and the selector 41.
, ■ After passing through the CC/merging circuit 42, data register 44, and selector 34, it is once stored in the data panopher 35, and then sent to the channel device 4 via the selector 45 and data register 46, and from there, it is stored in the main memory via the main memory control 81S3. There may be differences in what is stored in the device 2. Also in this case, during the series of operations, CI'> tJ l
is being processed in other ways.
次に、喀張記１ｑ装置５を主記憶装置としてアクセスす
る場合について説明する。Next, a case will be described in which the data storage system 1q device 5 is accessed as a main storage device.
この場合には、」−述と同様にして読み出される最初の
ＣＣＷで拡張記憶装置５を主記憶装置として指定するコ
マン１−を設ける。こうして主記憶装置として指定され
た拡張記憶装置５への外部記憶装置６からのアクセスの
ためのアドレスはチャネル装置４からアドレスイン線２
１を介してアドレスレジスタ２０にセントされる。そし
て、この動作モードにある場合には、アドレスレジスタ
２０のアドレスにプライオリティ回路２８においてプラ
イオリティが与えられてそのアドレスがアドレスレジス
タ３０にセットされると共に線３８ Ｕ二に信号が発生
される。In this case, a command 1 is provided to designate the extended storage device 5 as the main storage device in the first CCW read in the same manner as described above. The address for accessing the extended storage device 5 designated as the main storage device from the external storage device 6 is transmitted from the channel device 4 to the address in line 2.
1 to the address register 20. In this mode of operation, the address in the address register 20 is given a priority in the priority circuit 28, the address is set in the address register 30, and a signal is generated on the line 38U2.
従って、そのアクセスがライトであるならば、ライトデ
ータイン線３３を経て送られて来たデータはデータレジ
スタ３２からセレクタ３６を通り、データレジスタ３７
、セレクタ４１、）ＥＣＣｆｉＣＣｆ間路４２を経てラ
イトデータレジスタ４３にセントされる。そのし・シス
タ４３のデータはアドレスレジスタ３０のアドレスが指
定する拡張記憶部５Ｂのアドレスに格納される。Therefore, if the access is a write, the data sent via the write data in line 33 passes from the data register 32 to the selector 36 and passes through the data register 37.
, selector 41, )ECCfiCCf path 42, and is sent to the write data register 43. Then, the data of the sister 43 is stored at the address of the extended storage section 5B specified by the address of the address register 30.
又、アクセスかり−１・であるならば、上述と同様にし
てア１−ルスレシスタ３０にセ・７トされたアドレスが
指定する拡張記憶部５Ｂのアドレスからフェッチされた
データはフェッチデータレジスタ３９、セレクタ４１、
ＥＣＣ兼マージ回路４２、データレジスタ４４、そして
セレクタ４５を通ってデータレジスタ４６からフェッチ
データアラ１−線４７を経てチャネル装置４に至り、そ
こから外部記憶装置６へ格納される。If the access count is -1, the data fetched from the address in the extended storage unit 5B specified by the address set in the alarm register 30 in the same way as described above is stored in the fetch data register 39, selector 41,
The data passes through the ECC/merge circuit 42, the data register 44, and the selector 45, and then from the data register 46 to the channel device 4 via the fetch data array 1-line 47, and is stored in the external storage device 6 from there.
これらのアクセスにおけるデータ転送以外のメモリアク
セス、即ちチャネル装置４からのＣＡＷ、Ｃ３Ｗ（チャ
ネルステータスワード）、ＩＤＡ（インダイレクトアド
レス）等のデータ転送はすべて主記憶装置に対し行なわ
れる。Memory accesses other than data transfer in these accesses, ie, data transfers such as CAW, C3W (channel status word), IDA (indirect address), etc. from channel device 4, are all performed to the main memory.
最後に、ＭＯＶＥ処理について説明する。これはＭＯＶ
Ｅ命令なるＣＰＵ命令を設けて行なう。Finally, the MOVE process will be explained. This is MOV
A CPU instruction called E instruction is provided.
Ｍ ＯＶ ｒＥ命令は第４図の（４−１＞に示すような
ツメ−マントを有し、これにより第４図の（４−２）に
示すワードが読み出される。そのワードに、Ｊ、り主記
憶装置−主記憶装置間、主記憶装置−拡張記憶装置間、
拡張記憶装置−主記憶装置間、拡張記１ａ装置−拡張記
憶装置間で直接データ転送を１１なうものである。その
ための手順は第１の動作態様と同様にして、この動作態
様のためのアドレスレジスタ２５及び対応するレングス
レジスタに当該アドレス及びレングスをセットし、又コ
マンＩ、を拡張記憶制御部５Ａが受け取る。The MOV rE command has a claw mantle as shown in (4-1> in Figure 4), and the word shown in (4-2) in Figure 4 is read out. between main storage device and main storage device, between main storage device and extended storage device,
Direct data transfer is performed between the extended storage device and the main storage device, and between the extended storage device 1a and the expanded storage device. The procedure for this is similar to the first operation mode, in which the address and length are set in the address register 25 and the corresponding length register for this operation mode, and command I is received by the extended storage control unit 5A.
そして、第１の動作態様と同様のアクセス制御が拡張記
憶制御部で生ぜしめられるが、この制御の場合にはｃｐ
ｕはその処理が終了するまで待機する。このような動作
態様は、拡張記憶装置をベーシングデハイスとして使用
する場合であって１回のデータ転送量が比較的に少ない
例えば４にハイド位になると、本発明の意図するところ
が充分発揮されない、即ら拡張記憶装置のスループット
時間がそのＣＩ） Ｕ処理及びデータ転送時間に対し同
じ位かそれ以下になって来て本発明の有効性は失われる
に至るが、上述程度以上のデータ転送においては本発明
の意図するところはなお発揮されるのでその限度乙こお
いて有効である。Then, access control similar to the first operation mode is generated in the extended storage control unit, but in this case, cp
u waits until the process is completed. This type of operation occurs when the extended storage device is used as a basting device, and if the amount of data transferred at one time is relatively small, for example, 4 ft., the purpose of the present invention will not be fully realized. In other words, the throughput of the extended storage device becomes the same as or less than the processing and data transfer time of the extended storage device, and the effectiveness of the present invention is lost. The invention is effective to the extent that it still achieves the intended purpose of the invention.
又、先行してＩ１０命令が発進された状態において、Ｍ
ＯＶＥ命令を実行させる場合にはＩ１０処理と並行させ
て、又はＭＯＶＢ処理を優先させる。Also, in a state where the I10 command has been issued in advance, the M
When the OVE instruction is executed, it is executed in parallel with the I10 processing, or the MOVB processing is given priority.
（１）発明の効果
以ト述べたところから明らかなように、本発明によれば
、主記憶装置及び外部記憶装置の動作速用に則し７中位
の動作速度を有する拡張記憶装置を１−記１ａ装置に対
しては入出力デバイスとし、外部記（Ｑ装置に対しては
主記憶装置とし２て動作させ、これに加えて主記憶装置
及び／又は拡張記憶装置間ＣのＭＯＶＥ処理を必要に応
じてとらしめるよう＆’：、 Ｌ、 ”Ｃいるから、Ｃ
ＰＵかデータを待つ時間のλ’、＋ｉ ｔｉｉｉ化に大
いに寄与する。(1) Effects of the Invention As is clear from the above description, according to the present invention, an expansion storage device having an operating speed of 7.5 to 100 MHz, in accordance with the operating speed of the main storage device and external storage device, can be - It operates as an input/output device for the device 1a, and as an external memory (main storage device 2 for the Q device, and in addition, performs MOVE processing between the main storage device and/or the extended storage device C. Please let me know if necessary.
This greatly contributes to reducing the waiting time for PU or data to λ', +i tiii.
第１図は本発明の一実施例を示す図、第２図は第１図実
施例の拡張記憶制御部の詳細図、第３図はｆ−ヤネルプ
ログラムの各ワードの構成を示す図、第４図はＭＯＶＥ
命令のフメーマソト及びこれに３１、ってアクセスされ
るワード構成を示す図である。
図中、１はＣＰＵ、２ば主記憶装置、３は主起１、ａ制
御部、４ばチャネル装置、５は拡張記憶装置、（ｊは外
部記憶装置である。FIG. 1 is a diagram showing an embodiment of the present invention, FIG. 2 is a detailed diagram of the extended storage control unit of the embodiment in FIG. Figure 4 is MOVE
31 is a diagram illustrating the format of an instruction and the word structure accessed by 31; FIG. In the figure, 1 is a CPU, 2 is a main storage device, 3 is a main controller 1, a control unit, 4 is a channel device, 5 is an extended storage device, and (j is an external storage device).
Claims (3)
理装置の記憶システムにおいζ、上記両記憶装置の中間
の動作速度で動作し得る拡張記憶装置を記憶系にチャネ
ル装置を介して接続可能にし°ＣＪ二記牢記主記憶装置
しては外部記憶装置としての、又上記外部記憶装置に対
しては主記憶装置としての記憶機能を遂′４ｊせしめる
ように構成したごとを特徴とする記憶システム。(1) In a storage system of an information processing device having a main storage device and an external storage device 1a, an extended storage device capable of operating at an intermediate operating speed of both storage devices can be connected to the storage system via a channel device. A storage system characterized in that the main storage device is configured to function as an external storage device, and the external storage device is configured to perform a storage function as a main storage device.
せるとき、データ転送の制御に用いる制御情報は主記憶
装置ヒに格納されるよう構成したことを特徴とする特許
請求の範囲第１項記載の記憶システム。(2) J: When the extended storage device operates as a main storage device, control information used for controlling data transfer is stored in the main storage device H. Claim 1 Memory system described.
理装置の記憶システムにおいて、−１−２両記憶装置の
中間の動作速度で動作し得る拡張記憶装置を記憶系にチ
ャネル装置を介して接続可能にして上記主記憶装置に対
しては外部記憶装置としての、又上記外部記憶装置に対
しては主記憶装置としての記憶機能を遂行せしめ且つ上
記主記憶装置と拡張記憶装置間及び拡張記憶装置同土間
でのデータ転送を中央処理装置の命令で遂行し得るよう
に構成したことを特徴とする記憶システム。(3) Above 1. In a storage system of an information processing device having a key device and an external storage device, an extended storage device capable of operating at an intermediate operating speed between the two storage devices is connectable to the storage system via a channel device, and the main storage device described above is provided. The storage device performs a storage function as an external storage device, and the external storage device performs a storage function as a main storage device. What is claimed is: 1. A storage system characterized in that the storage system is configured such that transfer can be performed according to instructions from a central processing unit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58250036A JPS60142450A (en) | 1983-12-28 | 1983-12-28 | Storage system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58250036A JPS60142450A (en) | 1983-12-28 | 1983-12-28 | Storage system |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60142450A true JPS60142450A (en) | 1985-07-27 |
Family
ID=17201871
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58250036A Pending JPS60142450A (en) | 1983-12-28 | 1983-12-28 | Storage system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60142450A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6261132A (en) * | 1985-09-12 | 1987-03-17 | Fujitsu Ltd | Control system for data transfer instruction |
| JPH036754A (en) * | 1989-06-05 | 1991-01-14 | Fujitsu Ltd | Data transfer control system |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS49116927A (en) * | 1971-10-26 | 1974-11-08 | ||
| JPS50115938A (en) * | 1974-02-22 | 1975-09-10 | ||
| JPS58102381A (en) * | 1981-12-15 | 1983-06-17 | Nec Corp | Buffer memory |
-
1983
- 1983-12-28 JP JP58250036A patent/JPS60142450A/en active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPS49116927A (en) * | 1971-10-26 | 1974-11-08 | ||
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