JPS62210667A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPS62210667A JPS62210667A JP61053201A JP5320186A JPS62210667A JP S62210667 A JPS62210667 A JP S62210667A JP 61053201 A JP61053201 A JP 61053201A JP 5320186 A JP5320186 A JP 5320186A JP S62210667 A JPS62210667 A JP S62210667A
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- 239000012535 impurity Substances 0.000 claims abstract description 7
- 239000000758 substrate Substances 0.000 claims description 6
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
- G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
- G11C17/16—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM using electrically-fusible links
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/0804—Emitter regions of bipolar transistors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
接合短絡型プログラマブル素子であって、情報を書き込
むための電流をセル中央付近に誘導する構成とした半導
体記憶装置である。
むための電流をセル中央付近に誘導する構成とした半導
体記憶装置である。
本発明は半導体記憶装置、特に接合短絡型記憶装置に関
する。接合短絡型プログラマブル素子に書込みをなす場
合、現在では電流に方向性を与えセルの端で書き込む構
成となっている。
する。接合短絡型プログラマブル素子に書込みをなす場
合、現在では電流に方向性を与えセルの端で書き込む構
成となっている。
第4図fatの断面図とそれに対応する同図(blの平
面図に示される接合短絡型プログラマブル素子が知られ
ており、これらの図において、41はp型半導体基板、
42は n+型埋込層、43はn型エピタキシャル層、
44はコレクタコンタクト領域(C)、45はp型のベ
ース領域CB) 、46はn+型のエミッタ領域(E)
、47は■溝、48は酸化膜(5i02膜)、49は
エミッタ電極、50はコレクタ電極、をそれぞれ示す。
面図に示される接合短絡型プログラマブル素子が知られ
ており、これらの図において、41はp型半導体基板、
42は n+型埋込層、43はn型エピタキシャル層、
44はコレクタコンタクト領域(C)、45はp型のベ
ース領域CB) 、46はn+型のエミッタ領域(E)
、47は■溝、48は酸化膜(5i02膜)、49は
エミッタ電極、50はコレクタ電極、をそれぞれ示す。
書込みをなすにはエミッタ領域からベース領域に逆電流
を流してエミッタ・ベース接合を破壊し、pn接合ダイ
オードを形成することによって1つの情報を書き込む。
を流してエミッタ・ベース接合を破壊し、pn接合ダイ
オードを形成することによって1つの情報を書き込む。
すなわち、電流はコレクタに近いところを流れて書込み
がなされるものである。
がなされるものである。
上記した従来の絶縁物分離を行った場合に、セルと絶縁
物の境界は不安定な状態にある。第5図の断面図を参照
すると、■溝47を作るときに、点線で囲み符号50を
付した鳥のくちばしくbird’5beak)と呼称さ
れる酸化膜が形成される。そして、この鳥のくちばし5
0が作られる部分においては、不純物拡散の制御が困難
であることが知られている。
物の境界は不安定な状態にある。第5図の断面図を参照
すると、■溝47を作るときに、点線で囲み符号50を
付した鳥のくちばしくbird’5beak)と呼称さ
れる酸化膜が形成される。そして、この鳥のくちばし5
0が作られる部分においては、不純物拡散の制御が困難
であることが知られている。
鳥のくちばし50について前記のような問題があるとこ
ろに加えて、セル面積の縮小化(ICの高集積化)を実
現したいときに、マスクの位置ずれがある場合やベース
領域、エミッタ領域を自己整合(セルファライン)で形
成する場合(ベースセルファライン、エミッタセルファ
ライン)、セルの端すなわち絶縁)漢との境界付近で短
絡線51で示すようにエミッタ・エビ領域間の短絡(オ
ーバープログラム)が発生し、そうなると図示のセルは
もはやダイオードでなくなり、正確な書込みが期待でき
ない問題がある。
ろに加えて、セル面積の縮小化(ICの高集積化)を実
現したいときに、マスクの位置ずれがある場合やベース
領域、エミッタ領域を自己整合(セルファライン)で形
成する場合(ベースセルファライン、エミッタセルファ
ライン)、セルの端すなわち絶縁)漢との境界付近で短
絡線51で示すようにエミッタ・エビ領域間の短絡(オ
ーバープログラム)が発生し、そうなると図示のセルは
もはやダイオードでなくなり、正確な書込みが期待でき
ない問題がある。
本発明はこのような点に鑑みて創作されたもので、接合
短絡型プログラマブル素子において、プログラムの書込
みが正確になされる構造を提供することを目的とする。
短絡型プログラマブル素子において、プログラムの書込
みが正確になされる構造を提供することを目的とする。
第1図(alないしくdlは本発明の第1実施例の製造
工程における半導体装置要部断面図、同図(e)は同装
置の平面図である。
工程における半導体装置要部断面図、同図(e)は同装
置の平面図である。
第1図に示される如く、p型半導体基板11にはn+型
埋込層18とn型エピタキシャルN12を設け、エピタ
キシャル層12の■a13によって分離された63 t
、2内にベース領域(p型)14を、このベース領域1
4内に第1のエミッタ領域15を形成してなるセルを設
けた接合短絡型プログラマブル素子において、第1エミ
ツタ領域15のほぼ中央部分にそれをつらぬきベース領
域14内に達する第1エミツタ領域15よりもより高濃
度の同一導電型すなわちn+型の第2エミツタ領域15
aを形成することによって、プログラマブル素子の書込
み電流をセル中央付近に誘導することによって情報の書
込みが正確になされるのである。
埋込層18とn型エピタキシャルN12を設け、エピタ
キシャル層12の■a13によって分離された63 t
、2内にベース領域(p型)14を、このベース領域1
4内に第1のエミッタ領域15を形成してなるセルを設
けた接合短絡型プログラマブル素子において、第1エミ
ツタ領域15のほぼ中央部分にそれをつらぬきベース領
域14内に達する第1エミツタ領域15よりもより高濃
度の同一導電型すなわちn+型の第2エミツタ領域15
aを形成することによって、プログラマブル素子の書込
み電流をセル中央付近に誘導することによって情報の書
込みが正確になされるのである。
上記した素子においては、第1エミツタ領域15よりも
より高濃度の第2エミツタ領域15aが設けられている
ので、第1エミツタ領域15がらベース領域14に逆方
向電流を流して書込みを行う場合に、電流は最も高濃度
の第2エミ’7タ領域15aを通ってベース領域14に
流れるので、従来例のエミッタ・コレクタ短絡が発生す
ることがな(なり、正確な書込みが保障されるものであ
る。
より高濃度の第2エミツタ領域15aが設けられている
ので、第1エミツタ領域15がらベース領域14に逆方
向電流を流して書込みを行う場合に、電流は最も高濃度
の第2エミ’7タ領域15aを通ってベース領域14に
流れるので、従来例のエミッタ・コレクタ短絡が発生す
ることがな(なり、正確な書込みが保障されるものであ
る。
以下、本発明を第1ないし第3の実施例を示す第1図な
いし第3図を参照して説明する。
いし第3図を参照して説明する。
第1図(d)を参照すると、16は基板11の表面に形
成された酸化膜(5i02膜)、17はエミッタ電極を
示し、■溝内に絶縁物が埋め込まれた構成の接合短絡型
プログラマブル素子が示されているが、従来は、■溝の
形成工程において鳥のくちばしが作られてオーバープロ
グラムの問題があったものである。
成された酸化膜(5i02膜)、17はエミッタ電極を
示し、■溝内に絶縁物が埋め込まれた構成の接合短絡型
プログラマブル素子が示されているが、従来は、■溝の
形成工程において鳥のくちばしが作られてオーバープロ
グラムの問題があったものである。
第1図に示した素子においては、n+型第1エミッタ領
域15の不純物濃度よりもより高濃度のn+型の第2エ
ミツタ領域15aが、第1エミツタ領域15のほぼ中央
を上下方向につらぬき、かつ、ベース領域14内に延び
るように形成されているので、第1エミツタ領域15か
らベース領域14に逆方向電流が流されると、その電流
は高濃度の第2エミツタ領域15aを通ってベース領域
14に達するよう誘導され、それによって書込みがなさ
れる。なお第1図ないし第3図において、斜線の粗密は
拡散濃度に対応し、より密な部分はより高濃度の拡散領
域を示す。
域15の不純物濃度よりもより高濃度のn+型の第2エ
ミツタ領域15aが、第1エミツタ領域15のほぼ中央
を上下方向につらぬき、かつ、ベース領域14内に延び
るように形成されているので、第1エミツタ領域15か
らベース領域14に逆方向電流が流されると、その電流
は高濃度の第2エミツタ領域15aを通ってベース領域
14に達するよう誘導され、それによって書込みがなさ
れる。なお第1図ないし第3図において、斜線の粗密は
拡散濃度に対応し、より密な部分はより高濃度の拡散領
域を示す。
かくして、第5図を参照して説明した従来の問題が解決
され、セルと絶縁物の境界付近でのオーバープログラム
が防止されるので、ベース領域、エミッタ領域はセルフ
ァラインで高集積化が達成されるよう形成可能である。
され、セルと絶縁物の境界付近でのオーバープログラム
が防止されるので、ベース領域、エミッタ領域はセルフ
ァラインで高集積化が達成されるよう形成可能である。
本発明の第2の実施例は第2図に示され、同図および次
の第3図において第1図に示した部分と同じ部分は同一
符号を付して表示する。
の第3図において第1図に示した部分と同じ部分は同一
符号を付して表示する。
第2実施例においては、第2図(d)に示される如く、
第1のベース領域14には、はぼその中央を上下方向に
貫きエピタキシャル層12に達する第1のベース領域1
4よりもより高濃度の第2のベース領域14aが形成さ
れているので、この第2ベース領域14aが書込み電流
を誘導する構成となっている。
第1のベース領域14には、はぼその中央を上下方向に
貫きエピタキシャル層12に達する第1のベース領域1
4よりもより高濃度の第2のベース領域14aが形成さ
れているので、この第2ベース領域14aが書込み電流
を誘導する構成となっている。
第3図の第3実施例においては、p型の第1ベース領域
14のほぼ中央を上下方向につらぬきエピタキシャル眉
12内に達する第1ベース領域14の不純物濃度よりも
より高濃度のp+型の第2ベース14aが形成されてお
り、他方、第1エミツタ領域15には、そのほぼ中央部
分を上下につらぬき、第2ヘース領域14a内に達する
第1エミツタ領域15の不純物濃度よりもより高濃度の
n1型第2エミツタ領域15aが形成されている。かか
るセル構造により、プログラム書込みのための電流は、
第1エミツタ領域15から第2ベース領域14aに流れ
るよう誘導され、第1図の実施例の場合と同様の効果が
得られる。
14のほぼ中央を上下方向につらぬきエピタキシャル眉
12内に達する第1ベース領域14の不純物濃度よりも
より高濃度のp+型の第2ベース14aが形成されてお
り、他方、第1エミツタ領域15には、そのほぼ中央部
分を上下につらぬき、第2ヘース領域14a内に達する
第1エミツタ領域15の不純物濃度よりもより高濃度の
n1型第2エミツタ領域15aが形成されている。かか
るセル構造により、プログラム書込みのための電流は、
第1エミツタ領域15から第2ベース領域14aに流れ
るよう誘導され、第1図の実施例の場合と同様の効果が
得られる。
次に、本発明の第1ないし第3実施例を製造する方法に
ついて説明する。
ついて説明する。
第1図(alないしくdlは第1実施例を製造する工程
における半導体装置要部の断面図である。
における半導体装置要部の断面図である。
第1図(a):
先ず、n+型埋込層18とエピタキシャル層12が形成
されたp型半導体基板11に通常の技術で■溝13を形
成する。この■溝13内には絶縁物例えばポリシリコン
が埋め込まれる。
されたp型半導体基板11に通常の技術で■溝13を形
成する。この■溝13内には絶縁物例えばポリシリコン
が埋め込まれる。
第1図(b):
次いで、■溝13で分離された領域内にベース領域14
を通常のベース拡散法によって形成する。
を通常のベース拡散法によって形成する。
第1図(C):
次の工程では、通常のエミッタ拡散法によって、ベース
領域14内に第1のエミッタ領域15を形成する。
領域14内に第1のエミッタ領域15を形成する。
第1図(d):
引続き、通常のエミッタ拡散法によって、第1エミツタ
領域15のほぼ中央に、ベース領域14内まで延びる第
1エミツタ領域よりもより高濃度の第2エミツタ領域1
5aを形成し、エミッタ電極17を形成する。
領域15のほぼ中央に、ベース領域14内まで延びる第
1エミツタ領域よりもより高濃度の第2エミツタ領域1
5aを形成し、エミッタ電極17を形成する。
第1図+e)は同図(dlに対応する平面図である。
本発明の第2実施例の製造方法を第1図(a)ないしく
dlに類似の第2図(alないしくdlを参照して説明
すると、第2図(blまでの工程は第1実施例の場合と
同様であり、次いで第2図(e)に示される如くベース
拡散によって第1ベース領域14よりもより高濃度の第
2ベース領域14aを、ベース領域のほぼ中心部分にエ
ピタキシャル層12に達するよう形成し、しかる後に第
2図(d)に示される如くエミッタ領域15、エミッタ
電極17を形成する。
dlに類似の第2図(alないしくdlを参照して説明
すると、第2図(blまでの工程は第1実施例の場合と
同様であり、次いで第2図(e)に示される如くベース
拡散によって第1ベース領域14よりもより高濃度の第
2ベース領域14aを、ベース領域のほぼ中心部分にエ
ピタキシャル層12に達するよう形成し、しかる後に第
2図(d)に示される如くエミッタ領域15、エミッタ
電極17を形成する。
第3図を参照すると、本発明の第3実施例を作るには、
第3図(alないしくd)に示される如く、第2実施例
の場合と同様にして第1のエミッタ領域15までを形成
する。
第3図(alないしくd)に示される如く、第2実施例
の場合と同様にして第1のエミッタ領域15までを形成
する。
次いで、第3図<Qlに示される如く、第1エミツタ領
域15のほぼ中心部に、第2ベース領域14aにまで達
する第1エミツタ領域よりもより高濃度の第2エミンタ
領域15aを作り、しかる後にエミッタ電極17を形成
する。なお、第3図(f)は第3図(e)に対応する平
面図である。
域15のほぼ中心部に、第2ベース領域14aにまで達
する第1エミツタ領域よりもより高濃度の第2エミンタ
領域15aを作り、しかる後にエミッタ電極17を形成
する。なお、第3図(f)は第3図(e)に対応する平
面図である。
以上性べてきたように、本発明によれば、絶縁物で分離
された接合短絡型プログラマブル素子において、プログ
ラム書込みのための電流はセル中央付近に誘導され、セ
ルと絶縁物との境界において電流が流れることが防止さ
れるので、プログラムの正確な書込みが保障され、他方
ベース領域、エミッタ領域はセルファラインで形成され
るので、半導体記憶装置の高集積化も併せて実現される
。
された接合短絡型プログラマブル素子において、プログ
ラム書込みのための電流はセル中央付近に誘導され、セ
ルと絶縁物との境界において電流が流れることが防止さ
れるので、プログラムの正確な書込みが保障され、他方
ベース領域、エミッタ領域はセルファラインで形成され
るので、半導体記憶装置の高集積化も併せて実現される
。
第1図(alないしfd)は本発明第1実施例の製造工
程における半導体装置要部の断面図、同図(e)は同図
(dlに対応する平面図、 第2図(alないし+dlは本発明第2実施例の製造工
程における半導体装置要部の断面図、同図(elは同図
(dlに対応する平面図、 第3図(atないしくelば本発明第3実施例の製造工
程における半導体装置要部の断面図、同図(f)は同図
(e)に対応する平面図、 第4図fatとfblは従来例の平面図と断面図、第5
図は鳥のくちばしを示す断面図である。 第1図ないし第3図において、 11は半導体基板、 12はエピタキシャル層、 13は■溝、 14は第1ヘース領域、 14aは第2ベース領域、 15は第1エミツタ領域、 15aは第2エミツタ領域、 16は 5iOz膜、 17はエミッタ電極、 18はn+型埋込層である。 i−発明[賓抱剖 第1 τ シ創−慝明1.I’mミ先イ匂 1図 本島F@私2突化Aり 乙エユ、り電木陽17 本岑明も2突建剛 木登9Il18箋3笑売4シ 第3図 不も閉議3刻旭例 第3図 恍来例 應のく5言しε矛す 斬品図 第5図 第4図 手続補正書 昭和62年5月20日
程における半導体装置要部の断面図、同図(e)は同図
(dlに対応する平面図、 第2図(alないし+dlは本発明第2実施例の製造工
程における半導体装置要部の断面図、同図(elは同図
(dlに対応する平面図、 第3図(atないしくelば本発明第3実施例の製造工
程における半導体装置要部の断面図、同図(f)は同図
(e)に対応する平面図、 第4図fatとfblは従来例の平面図と断面図、第5
図は鳥のくちばしを示す断面図である。 第1図ないし第3図において、 11は半導体基板、 12はエピタキシャル層、 13は■溝、 14は第1ヘース領域、 14aは第2ベース領域、 15は第1エミツタ領域、 15aは第2エミツタ領域、 16は 5iOz膜、 17はエミッタ電極、 18はn+型埋込層である。 i−発明[賓抱剖 第1 τ シ創−慝明1.I’mミ先イ匂 1図 本島F@私2突化Aり 乙エユ、り電木陽17 本岑明も2突建剛 木登9Il18箋3笑売4シ 第3図 不も閉議3刻旭例 第3図 恍来例 應のく5言しε矛す 斬品図 第5図 第4図 手続補正書 昭和62年5月20日
Claims (1)
- 【特許請求の範囲】 一導電型の半導体基板(11)に形成された反対導電型
のエピタキシャル層(12)と、 該基板(11)と該エピタキシャル層(12)間に部分
的に設けられた反対導電型の埋込層(18)と、該埋込
層上の前記エピタキシャル層(12)内に形成された一
導電型のベース領域(14)と、該ベース領域(14)
内に形成された反対導電型のエミッタ領域(15)と、 前記ベース領域(14)周縁部に形成された絶縁層とを
有し、 前記エミッタ領域(15)の底部に部分的に前記ベース
領域(14)中まで形成され前記エミッタ領域(15)
よりも高不純物濃度の一導電型の第1の領域(15a)
、または前記ベース領域(14)の底部に部分的に前記
エピタキシャル層(12)中まで形成され前記ベース領
域(14)よりも高不純物濃度の反対導電型の第2の領
域の一方または両方とを有し、 前記第1または第2の領域に集中的に電流を流し、その
部分でPN接合破壊を発生させ短絡するように構成した
ことを特徴とする半導体記憶装置。
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61053201A JPS62210667A (ja) | 1986-03-11 | 1986-03-11 | 半導体記憶装置 |
DE8787103318T DE3771258D1 (de) | 1986-03-11 | 1987-03-09 | Halbleiter-speicheranordnung unter verwendung eines programmierbaren elementes vom uebergangs-kurzschluss-typ. |
EP87103318A EP0241699B1 (en) | 1986-03-11 | 1987-03-09 | Semiconductor memory device using junction short type programmable element |
US07/024,220 US4835590A (en) | 1986-03-11 | 1987-03-10 | Semiconductor memory device using junction short type programmable element |
KR8702173A KR900008668B1 (en) | 1986-03-11 | 1987-03-11 | Semiconductor memory device using uniplolar junction programmable element |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61053201A JPS62210667A (ja) | 1986-03-11 | 1986-03-11 | 半導体記憶装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS62210667A true JPS62210667A (ja) | 1987-09-16 |
JPH0551184B2 JPH0551184B2 (ja) | 1993-07-30 |
Family
ID=12936258
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
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