JPS5910270A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPS5910270A JPS5910270A JP57119303A JP11930382A JPS5910270A JP S5910270 A JPS5910270 A JP S5910270A JP 57119303 A JP57119303 A JP 57119303A JP 11930382 A JP11930382 A JP 11930382A JP S5910270 A JPS5910270 A JP S5910270A
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- Japan
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- dielectric
- layer
- platinum silicide
- platinum
- integrated circuit
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/45—Ohmic electrodes
- H01L29/456—Ohmic electrodes on silicon
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- Engineering & Computer Science (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体集積回路装置に係り、特にバイポーラ型
半導体集積回路装置に関するものである。
半導体集積回路装置に関するものである。
近年、半導体集積回路装置は高速化が進み、バイポーラ
型においてもベースコレクタ間にショットキーダイオー
ドを挿入して高速化したものが多用されている。
型においてもベースコレクタ間にショットキーダイオー
ドを挿入して高速化したものが多用されている。
第１図はベースとコレクタ間にショットキー全クランプ
したバイポーラトランジスターの典型的なものである。
したバイポーラトランジスターの典型的なものである。
コレクタ、エミッタのオーミック部及びベース、ショッ
トキー電極部には白金シリサイド８が使用され配線領域
にはアルミニウム層１０とアルミニウム層の侵入を防止
する為のＴｉ−Ｗ層９が形成されている。こうした電極
配線部はアルミニウム（以下、ＡＩりの侵入を完全に防
止出来ること、ｎ＋型及びＰ型のシリコン（以下Ｓｉ
）下地に対してオーミック性が良いこと、質の良いシ
ョットキーバリアダイオードを簡単に形成出来ること、
製造するのも比較的安定であること等の理由により、現
在の所バイポーラ型の半導体集積回路装置（以下、ＩＣ
）に最も多く使用されている。
トキー電極部には白金シリサイド８が使用され配線領域
にはアルミニウム層１０とアルミニウム層の侵入を防止
する為のＴｉ−Ｗ層９が形成されている。こうした電極
配線部はアルミニウム（以下、ＡＩりの侵入を完全に防
止出来ること、ｎ＋型及びＰ型のシリコン（以下Ｓｉ
）下地に対してオーミック性が良いこと、質の良いシ
ョットキーバリアダイオードを簡単に形成出来ること、
製造するのも比較的安定であること等の理由により、現
在の所バイポーラ型の半導体集積回路装置（以下、ＩＣ
）に最も多く使用されている。
しかしながらこうした構造では白金シリサイドスパイク
を起こす為にエミツタ層の深さが浅い場合に電流のリー
クを起こす。さらに、ＡＩ！のマイグレーションの為に
微細パターンの形成が困難であシ、Ｔｉ−ＷとＡＩ！の
配線層が厚い為に多層配線にした時２層目の金属配線の
断切れの原因になる等の欠点がある。
を起こす為にエミツタ層の深さが浅い場合に電流のリー
クを起こす。さらに、ＡＩ！のマイグレーションの為に
微細パターンの形成が困難であシ、Ｔｉ−ＷとＡＩ！の
配線層が厚い為に多層配線にした時２層目の金属配線の
断切れの原因になる等の欠点がある。
本発明の目的はシャロージヤンクションＩＣに適したマ
イグレーションの少ない多層配線に適した電極配線構造
を提供する事にある。
イグレーションの少ない多層配線に適した電極配線構造
を提供する事にある。
前記目的を達成する為の本発明の基本的構成はｐ＋ｆｌ
型の表面領域を有するシリコン基板とこのシリコン基板
表面に形成された第１の誘電体とこの誘電体が無く前記
第１の誘電体に囲まれたシリコン表面と、このシリコン
表面に形成された白金シリサイドとこの白金シリサイド
に連続して前記第１の誘電体上に形成された白金シリサ
イドよ構成る。さらに前記第１の誘電体と前記白金シリ
サイド上に形成された第２の誘電体と、前記第２の誘電
体が選択的に除去された窓とこの窓を通して前記白金シ
リサイドに接触する様に前記第２の誘電体上に形成され
た金属層よ構成る。
型の表面領域を有するシリコン基板とこのシリコン基板
表面に形成された第１の誘電体とこの誘電体が無く前記
第１の誘電体に囲まれたシリコン表面と、このシリコン
表面に形成された白金シリサイドとこの白金シリサイド
に連続して前記第１の誘電体上に形成された白金シリサ
イドよ構成る。さらに前記第１の誘電体と前記白金シリ
サイド上に形成された第２の誘電体と、前記第２の誘電
体が選択的に除去された窓とこの窓を通して前記白金シ
リサイドに接触する様に前記第２の誘電体上に形成され
た金属層よ構成る。
以下、本発明の一実施例を図面に依って説明する。
まず、第２図（ａ）に示すように、Ｐ型の半導体基板１
の表面に♂型の埋込層２を形成する。次にｎ型のエピタ
キシャル領域３を形成し、このエピタキシャル領域を絶
縁分離する為に誘電体４とチャンネルストッパーとして
Ｐ型頭域１１を形成する。
の表面に♂型の埋込層２を形成する。次にｎ型のエピタ
キシャル領域３を形成し、このエピタキシャル領域を絶
縁分離する為に誘電体４とチャンネルストッパーとして
Ｐ型頭域１１を形成する。
次にこの絶縁分離された島の中にｎ＋型のコレクタ領域
６、ペース領域５、エピタキシャル領域表面部に誘電体
１２を形成する。ここまでは第１区を形成する場合とま
ったく同様である。次に第２図（ｂｌに示す様にポリシ
リコン１３を形成する。次に第２図（ＣＪに示す様にポ
リシリコン１３上にレジスト１６を形成しこのレジス）
１６’ｅ選択的に除去し、この除去された窓よシイオン
注入に依ってｎ”型エミッタ領域７を形成する。次に第
２図（ｄ）に示す様にポリシリコンを選択的に除去する
。次に第２図（ｅ）に示す様に全面に白金層１４を形成
する。
６、ペース領域５、エピタキシャル領域表面部に誘電体
１２を形成する。ここまでは第１区を形成する場合とま
ったく同様である。次に第２図（ｂｌに示す様にポリシ
リコン１３を形成する。次に第２図（ＣＪに示す様にポ
リシリコン１３上にレジスト１６を形成しこのレジス）
１６’ｅ選択的に除去し、この除去された窓よシイオン
注入に依ってｎ”型エミッタ領域７を形成する。次に第
２図（ｄ）に示す様にポリシリコンを選択的に除去する
。次に第２図（ｅ）に示す様に全面に白金層１４を形成
する。
次に第２図（ｆ）に示す様に適当に加熱して白金シンタ
ーを行い白金シリサイド８を形成する。この時の白金シ
リサイドは白金の拡散の方がシリコンの拡散よりも大き
くなる為にほぼポリシリコン１３のある場所にのみ白金
シリサイドが形成される。
ーを行い白金シリサイド８を形成する。この時の白金シ
リサイドは白金の拡散の方がシリコンの拡散よりも大き
くなる為にほぼポリシリコン１３のある場所にのみ白金
シリサイドが形成される。
次に 水エツチングを行なうと第２図（ｇ）の様に白金
１４が除去され白金シリサイド８はそのまま残る。次に
第２図（ｈ）に示す様に誘電体１５で覆う次にこの誘電
体の一部を開封した後第２図（ｉ）の様に９のＴｉ−Ｗ
と１０のｌ’４を形成して完成する。
１４が除去され白金シリサイド８はそのまま残る。次に
第２図（ｈ）に示す様に誘電体１５で覆う次にこの誘電
体の一部を開封した後第２図（ｉ）の様に９のＴｉ−Ｗ
と１０のｌ’４を形成して完成する。
本実施例ではポリシリコンを使用して白金シリサイドを
形成したが単結晶シリコンを使用すれはさらに質の良い
白金シリサイドを形成出来る。
形成したが単結晶シリコンを使用すれはさらに質の良い
白金シリサイドを形成出来る。
以下本発明に依る効果を示す。白金シリサイド層はＴ
ｉ −Ｗ （！：Ａ １層よりも薄く出来る為に多層配
線の時（白金シリサイドを一層目に使用した時）の２層
目配線の段差を少なく出来る。白金シリサイド配線はＡ
ｊ？の配線に比較してマイグレーションが少ない為に微
細パターンの形成に有利となる。
ｉ −Ｗ （！：Ａ １層よりも薄く出来る為に多層配
線の時（白金シリサイドを一層目に使用した時）の２層
目配線の段差を少なく出来る。白金シリサイド配線はＡ
ｊ？の配線に比較してマイグレーションが少ない為に微
細パターンの形成に有利となる。
また前記の実施例からも明らかな様にコンタクト部の白
金シリサイドのスパイクを防止出来る。エミッタをポリ
シリコンを通して形成すれば極めて浅いエミッタを形成
出来る。
金シリサイドのスパイクを防止出来る。エミッタをポリ
シリコンを通して形成すれば極めて浅いエミッタを形成
出来る。
第１図はベース、コレクタ間にショットキーをクランプ
したｎｐｎ ）ランシスターの従来例の断面図、第２図
（ａ）〜第２図（ｉ）は本発明の実施例の半導体集積回
路装置を製造工程順に示す断面図である。 尚、図において、１・・・・・・Ｐ型半導体基体、２・
・・−ｎ＋型型埋領領域３・・・・・ｎ型エピタキシャ
ル領域、４・・・・酸化膜、５ ・・・Ｐ型ベース領域
、６・ ｎ＋＋コレクタ領域、７・・・・・・ｎ＋＋エ
ミッタ領域、８・・白金シリサイド、９・・・・・’１
’ ｉ −Ｗ 層、１ｏ ・・・・ＡＩ！層、１１・・
・・・Ｐ型チャンネルストツバ−１１２・・・・誘電体
、１３ ・・・・・ポリシリコン層、１４・・・・・・
白金層、１５ ・・・・・誘電体、１６−１・、レジス
ト、である。 ′１ 第１ 図 第２図（Ｃ） 第２図（４） 第２図（７）
したｎｐｎ ）ランシスターの従来例の断面図、第２図
（ａ）〜第２図（ｉ）は本発明の実施例の半導体集積回
路装置を製造工程順に示す断面図である。 尚、図において、１・・・・・・Ｐ型半導体基体、２・
・・−ｎ＋型型埋領領域３・・・・・ｎ型エピタキシャ
ル領域、４・・・・酸化膜、５ ・・・Ｐ型ベース領域
、６・ ｎ＋＋コレクタ領域、７・・・・・・ｎ＋＋エ
ミッタ領域、８・・白金シリサイド、９・・・・・’１
’ ｉ −Ｗ 層、１ｏ ・・・・ＡＩ！層、１１・・
・・・Ｐ型チャンネルストツバ−１１２・・・・誘電体
、１３ ・・・・・ポリシリコン層、１４・・・・・・
白金層、１５ ・・・・・誘電体、１６−１・、レジス
ト、である。 ′１ 第１ 図 第２図（Ｃ） 第２図（４） 第２図（７）
Claims (2)
- （１）シリコン基板主表面上に選択的に誘電体層が設け
られ、該誘電体層は前記シリコン基板主表面上の該誘電
体層が設けられない領域金とり囲む如く形成され、該シ
リコン基板主表面上および該誘電体層上に白金シリサイ
ド層が設けられている事を特徴とする半導体集積回路装
置。 - （２）少なくとも該誘電体と該白金シリサイド上に形成
された他の誘電体と該他の誘電体が選択的に除去された
窓と該窓を通して該白金シリサイドに接触する様に該他
の誘電体上に形成された金鳥層とを含む事を特徴とする
特許請求の範囲第（１）項記載の半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57119303A JPS5910270A (ja) | 1982-07-09 | 1982-07-09 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57119303A JPS5910270A (ja) | 1982-07-09 | 1982-07-09 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5910270A true JPS5910270A (ja) | 1984-01-19 |
| JPH0376023B2 JPH0376023B2 (ja) | 1991-12-04 |
Family
ID=14758077
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57119303A Granted JPS5910270A (ja) | 1982-07-09 | 1982-07-09 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5910270A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61210662A (ja) * | 1985-01-22 | 1986-09-18 | フエアチヤイルド セミコンダクタ コ−ポレ−シヨン | 半導体構成体 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5570023A (en) * | 1978-11-20 | 1980-05-27 | Mitsubishi Electric Corp | Formation of electrode and wiring for semiconductor |
-
1982
- 1982-07-09 JP JP57119303A patent/JPS5910270A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5570023A (en) * | 1978-11-20 | 1980-05-27 | Mitsubishi Electric Corp | Formation of electrode and wiring for semiconductor |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61210662A (ja) * | 1985-01-22 | 1986-09-18 | フエアチヤイルド セミコンダクタ コ−ポレ−シヨン | 半導体構成体 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0376023B2 (ja) | 1991-12-04 |
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