JPS62207024A - Input circuit for addition and subtraction counter - Google Patents
Input circuit for addition and subtraction counterInfo
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Abstract
Description
【発明の詳細な説明】 〔産業上の利用分骨〕 本発明は、加減算カウンタの入力回路に関する。[Detailed description of the invention] [Industrial use parts] The present invention relates to an input circuit for an addition/subtraction counter.
従来この種の入力回路には第８図に示すものがある。図
において、２１はオア回路、２２ばオンディレー回路、
２３は方向判別回路で、２４は加減算カウンタである。A conventional input circuit of this type is shown in FIG. In the figure, 21 is an OR circuit, 22 is an on-delay circuit,
23 is a direction determining circuit, and 24 is an addition/subtraction counter.
加減算カウンタ２４はクロック入力端子ＣＫ、加算・減
算等指令入力端子（以下入力端子という）Ｕ／Ｄを有し
、入力端子Ｕ／ＤがＨ（高）レベルの信号が与えられて
いるときにクロック入力端子ＣＫにクロック入力が入る
と「１」だけ加算計数し、入力端子Ｕ／ＤにＬ（低）レ
ベルの信号が与えられているときにクロック入力が入る
と「１」だけ減算計数する。The addition/subtraction counter 24 has a clock input terminal CK and an addition/subtraction command input terminal (hereinafter referred to as input terminal) U/D. When a clock input is input to the input terminal CK, the count is added by "1", and when the clock input is input while an L (low) level signal is applied to the input terminal U/D, the count is subtracted by "1".
方向判別回路２３はＲ−３式メモリ回路等から構成され
、加算人力Ａが入力されるとこの信号を記憶して入力端
子Ｕ／ＤへＨレベル信号を送出し、減算入力Ｂが入力さ
れると入力端子Ｕ／ＤへＬレベル信号を送出する。オン
ディレー回路２２は加算人力Ａ及び減算入力Ｂを遅延さ
せるためのもので、先の方向判別図！！ｓ２３から入力
端子Ｕ／Ｄに与えられる信号が反転した後一定時間ｔａ
たってからクロック入力端子ＯＫに信号を送出し、正確
な加減算カウント動作を行わせろ。The direction discrimination circuit 23 is composed of an R-3 type memory circuit, etc., and when the addition human power A is input, it stores this signal and sends an H level signal to the input terminal U/D, and the subtraction input B is input. and sends an L level signal to input terminal U/D. The on-delay circuit 22 is for delaying the addition input A and the subtraction input B. ! A certain period of time ta after the signal applied from s23 to the input terminal U/D is inverted.
After that, send a signal to the clock input terminal OK to perform accurate addition/subtraction counting operations.
第９図は第８図の入力回路のタイムチャー１・である。FIG. 9 is a time chart 1 of the input circuit of FIG.
この入力回路の場合、加算人力Ａと減算人力Ｂとが重複
して入力されないことが必要である。In the case of this input circuit, it is necessary that the addition human power A and the subtraction human power B are not input redundantly.
クロック入力端子ＣＫに入力されるパルスは、オア回路
２１及びオンディレー回路２２を介して与えられるので
、（ｆＬ）、（ｂ）に示す各入力Ａ。Since the pulse input to the clock input terminal CK is given via the OR circuit 21 and the on-delay circuit 22, each input A shown in (fL) and (b).
Ｂから時１１１１ｔａだけ遅延された信号となる。（同
図（ｃ）参照）。また、入力端子Ｕ／Ｄに入力される信
号は同図（ｄ）に示すように、方向判別回路２３により
減算入力Ｂの立上りがとらえられてＬレベル信号となる
。そして、加減算カウンタ２４は入力端子Ｕ／ＤにＨレ
ベル信号が与えられている間にクロック入力端子ＧＫに
クロックパルスが２ａＩ入力されるので、その計数値は
ｎ→ｎ ＋２となり、次に入力端子Ｕ／ＤにＬレベル信
号が与えられた時にクロックパルスが１個入力されるの
で計数値はｎ ＋２−＝ ｎ ＋１となる。The signal is delayed by time 1111ta from B. (See figure (c)). Further, the signal input to the input terminal U/D becomes an L level signal when the rising edge of the subtraction input B is detected by the direction determining circuit 23, as shown in FIG. 2(d). Then, while the H level signal is being applied to the input terminal U/D of the addition/subtraction counter 24, 2aI clock pulses are input to the clock input terminal GK, so the counted value becomes n→n +2, and then the input terminal Since one clock pulse is input when the L level signal is applied to U/D, the count value becomes n +2-=n +1.
上述の例は加算人力Ａと減算人力Ｂとが重複して入力し
なかった場合であるが、これらの入力Ａ。The above example is a case where addition manpower A and subtraction manpower B are not input redundantly, but these inputs A.
Ｂが重複した場合には第１０図のタイムチャートに示す
ように動作する。すなわち、加算入力Ａが入力している
時に減算入力Ｂも入力されてしまうと、クロ・・ノ・・
入力端子ＣＫには減算入力已に対応した信号が伝えられ
ない（同図（ｃ）参照）。更に、方向判別回路２３には
再入力が同時に与えられることになり、加減算カウンタ
２４の入力端子Ｕ／Ｄに入力される信号は不安定になり
、正確に信号が伝えられなくなる（同図（ｄ）参照）。If B overlaps, the operation is performed as shown in the time chart of FIG. In other words, if subtraction input B is also input while addition input A is input,...
A signal corresponding to the subtraction input signal is not transmitted to the input terminal CK (see (c) in the same figure). Furthermore, the re-input is given to the direction discrimination circuit 23 at the same time, and the signal input to the input terminal U/D of the addition/subtraction counter 24 becomes unstable and cannot be accurately transmitted (see (d) in the same figure). )reference).
このため計数値は、本来ｎ４ｎ＋ｌ−ｅ ｎとならなけ
ればならないところが、ｎ→ｎ＋１となったままで、正
確なカウント動作ができない（同図（ｅｌ参照）。以上
のように従来のこの種の入力回路においては、加算入力
Ａと減算入力Ｂとを個別に重複しないように入力しなけ
ればならないという制限があった。For this reason, the count value should be n4n+l-e n, but it remains n→n+1, making it impossible to perform an accurate counting operation (see el in the same figure). In the circuit, there is a restriction that addition input A and subtraction input B must be input individually so as not to overlap.
本発明は以上の問題点を解決するためになされたもので
、加算入力と減算入力とが重複して同時に入力しても正
確に計数できるようにした加減算カウンタの入力回路を
得ることを目的とする。The present invention has been made in order to solve the above problems, and an object of the present invention is to provide an input circuit for an addition/subtraction counter that allows accurate counting even if addition input and subtraction input overlap and are input at the same time. do.
本発明に係る加減算カウンタの入力回路は、加算入力に
基づいてオン出力を送出し、リセット信号に基づいてリ
セットする第１の記憶手段；減算入力に基づいてオン出
力を送出し、リセット信号に基づいてリセットする第２
の記憶手段；前記第１の記憶手段及び第２の記憶手段に
接続され、一方の記憶手段の出力のみを送出するゲート
回路；該ゲート回路を介して得られた第１の記憶手段の
出力を所定時間遅延した後少なくとも第１の記憶手段に
リセット信号を送出する第１の遅延回路；前記ゲート回
路を介して得られた第２の記憶手段の出力を所定時間遅
延した後少なくとも第２の記憶手段にリセット信号を送
出する第２の遅延回路；前記第１の遅延回路及び第２の
遅延回路の出力をそれぞれ与えられ、加減算カウンタの
加算・減算指令入力端子に加算又は減算指令信号を印加
する方向判別回路；及び前記第１の遅延回路及び第２の
遅延回路の出力をそれぞれ所定時間遅延した後加減算カ
ウンクのクロック入力端子に印加する第３の遅延回路；
を備えている。The input circuit of the addition/subtraction counter according to the present invention includes a first storage means that sends out an on-output based on an addition input and resets it based on a reset signal; The second reset
storage means; a gate circuit connected to the first storage means and the second storage means and transmits only the output of one of the storage means; an output of the first storage means obtained through the gate circuit; a first delay circuit that sends a reset signal to at least the first storage means after a predetermined time delay; a first delay circuit that sends a reset signal to at least the first storage means after delaying the output of the second storage means obtained through the gate circuit for a predetermined time; a second delay circuit that sends a reset signal to the means; is supplied with the outputs of the first delay circuit and the second delay circuit, respectively, and applies an addition or subtraction command signal to an addition/subtraction command input terminal of the addition/subtraction counter; a direction determining circuit; and a third delay circuit that delays the outputs of the first delay circuit and the second delay circuit by a predetermined time and then applies them to the clock input terminal of the addition/subtraction count;
It is equipped with
そして、前記第１の遅延回路及び第２の遅延回路には、
オンディレー回路及びオフディレー回路がそれぞれ含ま
れている。The first delay circuit and the second delay circuit include:
Each includes an on-delay circuit and an off-delay circuit.
前記オンディレー回路は、初段のＤ形フリップフロップ
回路のデータ端子に入力信号を印加し、２段目以降のＤ
形フリップフロップ回路のデータ端子にはそれより前の
段のＤ形フリップフロップ回路の出力を印加するように
してＤ形フリップフロップを複数段縦列接続し、各り形
フリップフロップ回路のクロック端子どうしを接続して
当該端子に基準クロック信号を印加するようにし、更に
、各り形フリップフロップ回路のリセット端子どうしを
接続し、当該端子に入力信号の反転信号を印加するよう
にして構成されている。The on-delay circuit applies an input signal to the data terminal of the D-type flip-flop circuit in the first stage, and applies the input signal to the data terminal of the D-type flip-flop circuit in the second and subsequent stages.
Multiple stages of D-type flip-flops are connected in series so that the output of the D-type flip-flop circuit in the previous stage is applied to the data terminal of the D-type flip-flop circuit, and the clock terminals of each D-type flip-flop circuit are connected to each other. The reset terminals of each flip-flop circuit are connected to each other, and the inverted signal of the input signal is applied to the terminal.
また、前記オフディレー回路は、初段のＤ形フリップフ
ロップ回路のデータ端子に入力信号をインパーク回路を
介して印加し、２段目以降のＤ形フリップフロップ回路
のデータ端子にはそれより前の段のＤ形フリップフロッ
プ回路の反転出力を印加するようにしてＤ形フリップフ
ロップを複数段縦列接続し、各フリップフロップ回路の
クロック端子どうしを接続して当該端子に基準クロック
信号を印加するようにし、更に、各り形フリップフロッ
プ回路のリセット端子どうしを接続し、当該端子に入力
信号を印加するようにして構成されている。Further, the off-delay circuit applies an input signal to the data terminal of the first-stage D-type flip-flop circuit via the impark circuit, and applies the input signal to the data terminal of the second-stage and subsequent D-type flip-flop circuits. A plurality of stages of D-type flip-flops are connected in series so that the inverted outputs of the D-type flip-flop circuits in each stage are applied, and the clock terminals of each flip-flop circuit are connected to each other to apply a reference clock signal to the terminals. Furthermore, the reset terminals of each flip-flop circuit are connected to each other, and an input signal is applied to the terminals.
本発明においては、加算入力と減算入力とが同時に入力
した場合、双方向とも一時それぞれ記憶手段に記憶され
、先に入力した一方のみがゲート回路を経由して遅延回
路に入力する。そして、遅延回路の出力の記憶手段にリ
セット信号として与えられると共に、方向判別回路及び
第３の遅延回路に与えられる。そして、方向判別回路及
び第３の遅延回路の出力により所望の加算又は減算計数
がなされる。一方の記憶手段がリセットすると、次に他
方の記憶手段の出力がゲート回路を介して送出され、前
述の場合と同様な動作をすることにより、所望の減算又
は加算計数がなされる。In the present invention, when an addition input and a subtraction input are input at the same time, both inputs are temporarily stored in the storage means, and only the input input first is input to the delay circuit via the gate circuit. The signal is then applied as a reset signal to the storage means for the output of the delay circuit, and is also applied to the direction determining circuit and the third delay circuit. Then, a desired addition or subtraction count is performed using the outputs of the direction determining circuit and the third delay circuit. When one of the storage means is reset, the output of the other storage means is then sent through the gate circuit, and the desired subtraction or addition count is performed by performing the same operation as in the previous case.
ここで、各遅延回路のオンディレー回路においては、Ｄ
形フリップフロップ回路を縦列接続したので、後続する
Ｄ形フリップフロップ回路の出力は基準クロック信号の
周期に対応して順次遅延されていくｏまた、オフディレ
ー回路（こおし）ても、Ｄ形フリップフロップ回路を縦
列接続したので、後続するＤ形フリップフロップ回路の
反転出力は基準クロック信号の周期に対応して順次遅延
されていく。Here, in the on-delay circuit of each delay circuit, D
Since the D-type flip-flop circuits are connected in series, the output of the subsequent D-type flip-flop circuit is sequentially delayed in accordance with the period of the reference clock signal. Since the flip-flop circuits are connected in series, the inverted outputs of the subsequent D-type flip-flop circuits are sequentially delayed in accordance with the period of the reference clock signal.
以下本発明の実施例を図面に基づいて説明する。 Embodiments of the present invention will be described below based on the drawings.
第１図は本発明の一実施例に係る加減算カウンタの入力
回路のブロック図である。FIG. 1 is a block diagram of an input circuit of an addition/subtraction counter according to an embodiment of the present invention.
図において、１，２はリセット入力端子材きのＤ型フリ
ップフロップ回路（以下単にフリップ回路という）であ
る。このフリップフロップ回路１゜２はＤ端子（ＤＩ、
Ｄ２）がＨレベルに保持されており、入力端子Ｃ（ＣＩ
、Ｃ２）に与えられる信号の立上がりによる出力端子Ｑ
（Ｑｌ、Ｑ２）の出力がオンし、その状態が保持され
る。３，４はナンド回路、５，６はインバータ回路、７
，８はオンディレー回路である。このオンディレー回路
７，８はオン入力があった後所定時間ｔ。１後にオン出
力を送出する。９，１０はオフディレー回路で、オ′フ
入力があった後所定時間む。４１後にオフ出力を送出す
る。１１はオア回路、１２は方向判別口路である。１３
はオンディレー回路で、オン入力があった後所定時間１
．後にオン出力を送出する。１４は加減算カウンタであ
る。In the figure, numerals 1 and 2 are D-type flip-flop circuits (hereinafter simply referred to as flip circuits) with reset input terminals. This flip-flop circuit 1゜2 has a D terminal (DI,
D2) is held at H level, and the input terminal C (CI
, C2) by the rising edge of the signal applied to the output terminal Q.
The outputs of (Ql, Q2) are turned on and this state is maintained. 3 and 4 are NAND circuits, 5 and 6 are inverter circuits, 7
, 8 are on-delay circuits. The on-delay circuits 7 and 8 last for a predetermined time t after the on-input is received. After 1, it sends an on output. 9 and 10 are off-delay circuits that wait a predetermined time after an off-input is received. After 41, the off output is sent. 11 is an OR circuit, and 12 is a direction determination port. 13
is an on-delay circuit, which waits for a predetermined time 1 after there is an on-input.
．． Afterwards, it sends out an on output. 14 is an addition/subtraction counter.
ここて、オンディレー回路７，８、オフディレー回路９
，１０及びオンディレー回路１３の各遅延時間には次の
関係があるものとする。なお、これらのディレー回路の
詳細は後述する。Here, on-delay circuits 7 and 8, and off-delay circuit 9
, 10 and the on-delay circuit 13 have the following relationships. Note that details of these delay circuits will be described later.
ｔ０６〉乞。ｘｔ＞ｔｌ
次に上述の回路の動作を第２図及び第３図のタイムチャ
ートに基づいて説明する。t06〉Beggar. xt>tl Next, the operation of the above-mentioned circuit will be explained based on the time charts of FIGS. 2 and 3.
第２図のフローチャー１・は加算入力Ａが入力されてい
るとき、減算人力Ｂが入力してきた場合の例である。Flowchart 1 in FIG. 2 is an example in which when addition input A is input, subtraction input B is input.
加算入力Ａ（同図（ａ）参照）がフリップフロップ回路
１の入力端子Ｃ１に入力すると、その出力Ｑ１はＨレベ
ルとなる（同図（ｅ）参照）。このとき、フリップフロ
ップ２の出力はＬレベルであるから、その出力がナンド
回路４を介してナンド回路３に与えられている。このた
め、ナンド回路３にはフリップフロップ回路１の出力Ｑ
１とナンド回路４の出力とが与えられ、その出力はＬレ
ベルとなる（同図（ｅ）参照）。ナンド回路３の出力は
インバータ回路５で反転され（同図（ｇ）参照）、その
後オンディレー回路７に入力する。When the addition input A (see (a) in the figure) is input to the input terminal C1 of the flip-flop circuit 1, the output Q1 becomes H level (see (e) in the figure). At this time, since the output of the flip-flop 2 is at L level, the output is given to the NAND circuit 3 via the NAND circuit 4. Therefore, the NAND circuit 3 has the output Q of the flip-flop circuit 1.
1 and the output of the NAND circuit 4, and the output becomes L level (see (e) in the same figure). The output of the NAND circuit 3 is inverted by the inverter circuit 5 (see (g) in the figure), and then input to the on-delay circuit 7.
オンディレー回路７はオン入力があった後時間も。。後
にパルスを送出する（同図（ｉ）参照）。The on-delay circuit 7 also delays the time after there is an on-input. . A pulse is then sent out (see (i) in the same figure).
このパルス信号はオフディレー回路９に入力、される。This pulse signal is input to the off-delay circuit 9.
オフディレー回路９の出力Ｑ１ （同図（ｋ）参照）は
フリップフロップ回路１のリセット端子Ｒ１に入力し、
その出力をＬレベルにする（同図（ｅ）参照）。これに
よりナンド回路３の出力はＨレベルになり、インバータ
回路５の出力はＬレベルになる（同図（ｅ）ｐ （ｇ
）参照）。そして、オンディレー回路７の出力はＬレベ
ルとなる。The output Q1 of the off-delay circuit 9 (see (k) in the same figure) is input to the reset terminal R1 of the flip-flop circuit 1,
The output is set to L level (see (e) in the same figure). As a result, the output of the NAND circuit 3 becomes H level, and the output of the inverter circuit 5 becomes L level ((e) p (g
)reference). Then, the output of the on-delay circuit 7 becomes L level.
そして、オフディレー回路９の出力は方向判別回路１２
に与えられ、その出力はＨレベルとなって加減算カウン
タ１４の入力端子Ｕ／Ｄに入力され（同図（ｎ）参照）
、加算計数指令信号となる。The output of the off-delay circuit 9 is output from the direction determining circuit 12.
The output becomes H level and is input to the input terminal U/D of the addition/subtraction counter 14 (see (n) in the same figure).
, becomes an addition counting command signal.
また、オンディレー回路９の出力はオア回路１１を介し
てオンディレー回路１３に入力し、所定時ｉｔ□後にオ
ン信号が加減算カウンタ１４のクロック入力端子ＣＫに
与えられ（同図（ｍ）参照）、ここで、計数値がｎ −
” ｎ ＋１となる（同図（０）参照）。なお、オンデ
ィレー回路７の出力がＬレベルになってからオフディレ
ー回路９の出力は同図（ｋ）に示すように時間Ｌｏｆｔ
後にＬレベルになる。同様にオンディレー回路１３の出
力、即ちクロック入力端子ＣＫの入力もＬレベルとなる
。減算入力についてみると減算入力Ｂがフリップフロッ
プ回路２に入力しく同図（ｂ）参照）、その出力（同図
（ｄ）参照）はナンド回路４に入力する。Further, the output of the on-delay circuit 9 is input to the on-delay circuit 13 via the OR circuit 11, and after a predetermined time it□, an on-signal is given to the clock input terminal CK of the addition/subtraction counter 14 (see (m) in the same figure). , where the count value is n −
" n +1 (see (0) in the same figure). Furthermore, after the output of the on-delay circuit 7 becomes L level, the output of the off-delay circuit 9 is Loft as shown in (k) in the same figure.
Later it becomes L level. Similarly, the output of the on-delay circuit 13, ie, the input of the clock input terminal CK, also goes to L level. Regarding the subtraction input, the subtraction input B is input to the flip-flop circuit 2 (see (b) in the same figure), and its output (see (d) in the same figure) is input to the NAND circuit 4.
これにより、ナンド回路４の入力はｒＨＪ ・ｒＨＪと
なるので、その出力は１１レベルからＬレベルに変わる
（同図（ｆ）参照）。ナンド回路４の出力はインパーク
回路６に入力し、反転した信号が得られる（同図（ｈ）
参照）。インバータ回路６の出力はオンディレー回路８
に入力し、所定時間ｔ０゜後にオン信号をオフディレー
回路１０に送出する（同図（Ｎ参照）。オフディレー回
路１０はオンディレー回路８からのＬレベル信号が与え
られな後所定時間ｔ。、ｆ後に信号（Ｌレベル信号）を
送出する（同図（Ｊ）参照）。As a result, the input of the NAND circuit 4 becomes rHJ.rHJ, so its output changes from level 11 to L level (see (f) in the figure). The output of the NAND circuit 4 is input to the impark circuit 6, and an inverted signal is obtained ((h) in the same figure).
reference). The output of the inverter circuit 6 is the on-delay circuit 8
and sends an ON signal to the OFF delay circuit 10 after a predetermined time t0° (see N in the figure).The OFF delay circuit 10 receives the L level signal from the ON delay circuit 8 for a predetermined time t. , f, and then sends out a signal (L level signal) (see (J) in the same figure).
ところで、オフディレー回路１０の出力はフリップフロ
ップ回路２のリセット端子Ｒ２に入力し、その出力Ｑ２
をＬレベルする（同図（ｄ）参照）。By the way, the output of the off-delay circuit 10 is input to the reset terminal R2 of the flip-flop circuit 2, and its output Q2
is set to L level (see (d) in the same figure).
これによゆ、ナンド回路４の出力はＨレベルになり、イ
ンバータ回路６の出力はＬレベルになる（４図（ｆ）、
（ｈ） 参照）。同時にオフディレー回路１０の出力は
方向判別回路１２に与えられ、その出力はＬレベルとな
って加減算カウンタ１４のＵ’／Ｄ端子に入力され（同
図（ｎ）参照）、減算計数指令信号となる。また、オン
ディレー回路１０の出力はオア回路１１を介してオンデ
ィレー回路１３に入力し、所定時間ｔ、後にオン信号が
加減算カウンタ１４のクロック入力端子ＣＫに与えられ
（同図（、ｎ）参照）、ここで減算されて計数値がｎ
＋ １→ｎ（同図（０）参照）となる。なお、オンディ
レー回路１３の出力、即ちクロック入力端子ＣＫ−の信
号状態はオフディレー回路１０の出力がＬレベルになっ
た時に同じくＬレベルとなる。Accordingly, the output of the NAND circuit 4 becomes H level, and the output of the inverter circuit 6 becomes L level (Fig. 4 (f),
(h) see). At the same time, the output of the off-delay circuit 10 is given to the direction discrimination circuit 12, and the output becomes L level and is input to the U'/D terminal of the addition/subtraction counter 14 (see (n) in the same figure), which serves as the subtraction count command signal. Become. Further, the output of the on-delay circuit 10 is input to the on-delay circuit 13 via the OR circuit 11, and after a predetermined time t, an on-signal is given to the clock input terminal CK of the addition/subtraction counter 14 (see (, n) in the same figure). ), is subtracted here and the count value becomes n
+1→n (see (0) in the same figure). Note that the signal state of the output of the on-delay circuit 13, that is, the clock input terminal CK-, becomes the L level when the output of the off-delay circuit 10 becomes the L level.
次に、第３図のタイムチャー１・について説明する。Next, time chart 1 in FIG. 3 will be explained.
これは加算入力Ａが入力した直後（ｔ２＜ｔｏｎ）に減
算人力Ｂが入力した場合の例である。This is an example where the subtraction input B is input immediately after the addition input A is input (t2<ton).
加算入力Ａによる動作は第２図のフローチャートとほぼ
同一であるから、その点の説明は省略する。すなわち第
３図の（ａ）、（ｅ）、（ｅ）。Since the operation based on the addition input A is almost the same as the flowchart in FIG. 2, the explanation thereof will be omitted. That is, (a), (e), and (e) in FIG.
（ｇ）、（ｉ）、 （ｋ）、（ｍ）ｙ （ｎ＞、（
ｏ）についての加算人力Ａによる動作は、゛第２図のそ
れとほぼ同一である。(g), (i), (k), (m)y (n>, (
The operation by the additional human power A regarding o) is almost the same as that in Fig. 2.
減算人力Ｂが加算入力Ａの後ｔ２時間（ｔ２ｉｔ。７）
に続いてフリップフロップ回路２に入力すると（同図（
ｂ）参照）、その出力Ｑ２はＨレベルとなる（同図（ｄ
）参照）。ナンド回路４にはフリップフロップ回路２の
出力とナンド回路３の出力とが与えられており、このと
きの入力はｌ” ＨＪ ・ｒＬＪであるからその出力は
Ｈレベルのままとなっている（同図（ｆ）参照）。次に
、フリップフロップ回路１の出力Ｑ１がＬレベルとなり
（同図（Ｃ）参照）、ナンド回路３の出力がＨレベルと
なると（同図（ｅ）参照）、ナンド回路４の出力はＬレ
ベルになる（同図（ｆ）参照）。ナンド回路４の出力は
インバータ回路６に入力し、反転した信号が得られる（
同図（ｈ）参照）。インバータ回路６の出力はオンディ
レー回路８に入力され、所定時間し。。後にＨレベルの
信号を送出する（同図（Ｊ）参照）。このＨレベルの信
号はオフディレー回路１０に入力される。オフディレー
回路１０の出力（同図（Ｊ）参照）はフリップフロップ
回路２のリセット端子Ｒ２に入力し、その出力Ｑ２をリ
セットしてＬレベルにする（同図（ｄ）参照）。これに
よりナンド回路４の出力はＨレベルにナリ、インバータ
回路６の出力はＬレベルになる（同図（ｆ）、（ｈ）参
照）。Subtraction human power B is t2 hours after addition input A (t2it.7)
Then, when it is input to the flip-flop circuit 2 (the same figure (
b)), and its output Q2 becomes H level (see (d) in the same figure).
)reference). The output of the flip-flop circuit 2 and the output of the NAND circuit 3 are given to the NAND circuit 4, and since the input at this time is l''HJ · rLJ, its output remains at H level (the same (See figure (f)).Next, when the output Q1 of the flip-flop circuit 1 goes to L level (see figure (C)) and the output of NAND circuit 3 goes to H level (see figure (e)), the NAND The output of the circuit 4 becomes L level (see (f) in the same figure).The output of the NAND circuit 4 is input to the inverter circuit 6, and an inverted signal is obtained (
(See figure (h)). The output of the inverter circuit 6 is input to the on-delay circuit 8, and is delayed for a predetermined period of time. . Afterwards, an H level signal is sent out (see (J) in the same figure). This H level signal is input to the off-delay circuit 10. The output of the off-delay circuit 10 (see (J) in the same figure) is input to the reset terminal R2 of the flip-flop circuit 2, and its output Q2 is reset to the L level (see (d) in the same figure). As a result, the output of the NAND circuit 4 becomes H level, and the output of the inverter circuit 6 becomes L level (see (f) and (h) in the figure).
一方、オフディレー回路１０の出力は方向判別回路１２
にも与えられ、その出力はＬレベルとなって加減算カウ
ンタ１４の入力端子Ｕ／Ｄに入力され（同図（ｎ）参照
）、ｇ算計数指令信号となる。また、オフディレー回路
１０の出力はオア回路１１をかいしてオンディレー回路
１３に入力し、所定時間（、後にオン信号が加減算カウ
ンタ１４のクロック入力端子ＧＫに与えられ（同図（ｍ
）参照）、ここで減算されて計数値がｎ ＋１−ｅ ｎ
となる（同図（０）参照）。On the other hand, the output of the off-delay circuit 10 is
The output is at the L level and input to the input terminal U/D of the addition/subtraction counter 14 (see (n) in the same figure), and becomes a g calculation command signal. The output of the off-delay circuit 10 is input to the on-delay circuit 13 through the OR circuit 11, and after a predetermined period of time (after which an on-signal is given to the clock input terminal GK of the addition/subtraction counter 14 (see Fig.
), the count is subtracted here and the count becomes n +1-e n
(See (0) in the same figure).
以上のように加算入力Ａと減算入力Ｂとが微少時間差が
入力された場合でも、後に入力された信号は一方のフリ
ップフロップ回路１，２に記憶され、先に入力された方
の信号で計数を行ない、終了後に記憶されている他方の
入力信号により計数する。このため、加算入力Ａと減算
入力Ｂとが同時に入力した場合Ｄｚ＝ｏ）でも、フリッ
プフロップ回路１，２及びナンド回路３，４の特性のバ
ラツキや配線（プリン１−板）の差異等により、いずれ
か一方の入力がナンド回ｗ＠３，４の一方の出力に現れ
ると、次の瞬間に他方の入力は待機させられるので、上
記の経時的な動作で正確な計数処理が行な丸る。すなわ
ち、ナンド回路３，４の応答が非常に早いので、適切な
処理ができる。As described above, even if a slight time difference is input between addition input A and subtraction input B, the signal input later is stored in one of the flip-flop circuits 1 and 2, and the signal input earlier is used for counting. After completing the calculation, count is performed using the other stored input signal. Therefore, even if addition input A and subtraction input B are input at the same time (Dz=o), due to variations in the characteristics of flip-flop circuits 1 and 2 and NAND circuits 3 and 4, and differences in wiring (Print 1-board), etc. , when one of the inputs appears at one output of the NAND circuit w@3, 4, the other input is put on standby at the next moment, so accurate counting processing can be performed by the above-mentioned operation over time. Ru. That is, since the NAND circuits 3 and 4 respond very quickly, appropriate processing can be performed.
また、上述の実施例では加算入力Ａが入力された後に減
算人力Ｂが入力された場合について説明したが、その逆
の場合でも全く同様に正確な計数処理が行なえる。Further, in the above-described embodiment, the case where the subtraction input B is input after the addition input A is input has been described, but even in the reverse case, accurate counting processing can be performed in exactly the same way.
当然、通常の加算人力Ａが入力されて加算計数した後、
次に減算入力Ｂが入力される場合（第５図の場合）また
、加算信号、減算信号がそれぞれ連続して入力する場合
等についても同様に正確な係数処理を行なうことができ
ることはいうまでもない。Naturally, after the normal addition manual A is input and the addition is counted,
It goes without saying that similarly accurate coefficient processing can be performed when subtraction input B is input next (as shown in Figure 5), and when addition signals and subtraction signals are input consecutively. do not have.
次に、第１図に示されたオンディレー回路７゜８．１３
について説明する。ここではオンディレー回路７につい
て説明するものとし、その回路図りを第４図に示し、そ
の動作を示すタイムチャートを第５図に示す。Next, the on-delay circuit 7°8.13 shown in FIG.
I will explain about it. Here, the on-delay circuit 7 will be explained. Its circuit diagram is shown in FIG. 4, and a time chart showing its operation is shown in FIG.
第４図において、７１〜７３はそれぞれＤ形フリップフ
ロップ回路で、縦列接続されている。In FIG. 4, 71 to 73 are D-type flip-flop circuits connected in series.
７４はインバータ回路である。入力信号Ｓであるインバ
ータ回＃１５の出力は、初段のＤレフリップフロ２プ回
路７１のデータ端子Ｄ１に入力されると共に、インバー
タ回路７４に入力される。また、２段目のｂ形フリップ
フロップ回路７２のデータ端子Ｄ２には初段のＤ形フリ
ップフロップ回路７】の出力端子Ｑ１が接続され、更に
、３段目のＤ形フリップフロップ回路７３のデータ端子
Ｄ３には２段目のＤ形フリップフロップ回路７２の出力
端子Ｑ２が接続されている。74 is an inverter circuit. The output of the inverter circuit #15, which is the input signal S, is input to the data terminal D1 of the first-stage D reflex flip-flop circuit 71, and is also input to the inverter circuit 74. Furthermore, the data terminal D2 of the second-stage B-type flip-flop circuit 72 is connected to the output terminal Q1 of the first-stage D-type flip-flop circuit 7; The output terminal Q2 of the second stage D-type flip-flop circuit 72 is connected to D3.
各り形フリップフロップ回路７１〜７３のクロック端子
ＣＩ、Ｃ２，Ｃ３’には基準クロック信号ＣＬが印加さ
れている。また、各り形フリップフロップ回路７１〜７
３のリセット端子Ｒ１，Ｒ２゜Ｒ３にはインパーク回１
８７４の出力が印加されている。A reference clock signal CL is applied to clock terminals CI, C2, and C3' of each of the flip-flop circuits 71 to 73. In addition, each flip-flop circuit 71 to 7
3 reset terminals R1, R2゜R3 have impark times 1
874 output is applied.
上記のように構成されたオンディレー回路の動作を次に
説明する。The operation of the on-delay circuit configured as described above will now be described.
第５図（ａ）に示すように周期がｔ。の基準クロック信
号ＣＬが各り形フリップフロップ回路７１〜７３のクロ
ック端子Ｃ１〜Ｃ３に印加されている。そして、第５図
（ｂ）に示すように、あるタイミングでインバータ回路
５の出力が初段のＤ形フリップフ四ツブ回路７１のデー
タ端子Ｄ１に印加される。初段のＤ形フリップフロップ
回路７１では、第５図（ｅ）に示すように、そのΔを時
間後に基準クロック信号ＣＬがクロック端子Ｃ１に入力
した時点で立上がるパルス出力を出力端子Ｑ１から送出
する。２段目のＤ形フリップフロップ回路７２では、出
力端子Ｑ１からの出力が印加された後、第５図（ｄ）に
示すように、基準クロック信号ＣＬがクロック端子Ｃ２
に入力さねた時点で立上がるパルス出力を出力端子Ｑ２
から送出する。同様にして、３段目のＤ形フリップフロ
ップ回路３では、出力端子Ｑ２からの出力が印加された
後、第５図（ｅ）に示すように、基準クロック信号ＣＬ
がクロック端子Ｃ２に入力された時点で立上がるパルス
出力を出力端子Ｑ３から送出する。As shown in FIG. 5(a), the period is t. A reference clock signal CL is applied to clock terminals C1 to C3 of flip-flop circuits 71 to 73, respectively. Then, as shown in FIG. 5(b), at a certain timing, the output of the inverter circuit 5 is applied to the data terminal D1 of the D-type flip-flop circuit 71 at the first stage. As shown in FIG. 5(e), the first-stage D-type flip-flop circuit 71 sends out a pulse output from the output terminal Q1, which rises when the reference clock signal CL is input to the clock terminal C1 after a period of Δ. . In the second stage D-type flip-flop circuit 72, after the output from the output terminal Q1 is applied, the reference clock signal CL is applied to the clock terminal C2 as shown in FIG. 5(d).
Output terminal Q2 outputs a pulse output that rises when the input is stopped.
Send from. Similarly, in the third stage D-type flip-flop circuit 3, after the output from the output terminal Q2 is applied, the reference clock signal CL is applied as shown in FIG. 5(e).
A pulse output that rises when input to the clock terminal C2 is sent out from the output terminal Q3.
この出力端子Ｑ３の出力パルスは、その立上がりが入力
信号から（ｔｏｎ＝Δｔ ＋２ ｔｏ）だけ遅延された
ものとなる。The output pulse from the output terminal Q3 has its rise delayed by (ton=Δt+2 to) from the input signal.
各り形フリップフロップ回路７１〜７３のリセット端子
Ｒ１〜Ｒ３にはインパーク回路７４を介して入力信号Ｓ
が印加されているので、インバータ回路５６出力がＨレ
ベルのとき（よ、第５図（ｅ）に示すように、リセット
入力が与えられないが、Ｌレベルになると１１セット入
力が与えられるので、各り形フリップフロップ回路７１
〜７３の出力端子Ｑ１〜Ｑ３に現れる出力はいずれもＬ
レベルとなる。The reset terminals R1 to R3 of the flip-flop circuits 71 to 73 each receive an input signal S via an impark circuit 74.
is applied, so when the inverter circuit 56 output is at H level (as shown in FIG. 5(e)), no reset input is given, but when it becomes L level, 11 set input is given. Each flip-flop circuit 71
The outputs appearing at the output terminals Q1 to Q3 of ~73 are all L.
level.
なお、上述の実施例ではＤ形フリップフロップ回路を３
設置列接続した例を示したが、遅延時間に応じて適宜そ
の数を定めればよい。その場合、基準クロック信号の周
期をｔｏとし、Ｄ形フリップフロップ回路をｎ￥９を縦
列接続すると、その遅延時Ｔは次式で表される。Note that in the above embodiment, the D-type flip-flop circuit is composed of three
Although an example is shown in which the installation rows are connected, the number may be determined as appropriate depending on the delay time. In that case, if the period of the reference clock signal is to and the D-type flip-flop circuits are connected in series with n\9, the delay time T is expressed by the following equation.
Ｔ＝ （ｎ、 −１） ｔｏ＋Δ（
（但し、（。〉Δｔ）
上述の実施例はオンディレー回路７についての説明であ
るが、オンディレー回路８も全（同様な構成により実現
される。また、オンディレー回路１３は第４図の破線で
囲んだ回路構成となり、第５図（Ｃ）に示す出力が得ら
れる。T= (n, -1) to+Δ( (However, (.>Δt) The above embodiment is an explanation of the on-delay circuit 7, but the on-delay circuit 8 is also realized by a similar configuration. , the on-delay circuit 13 has a circuit configuration surrounded by a broken line in FIG. 4, and the output shown in FIG. 5(C) is obtained.
上述のオンディレー回路７，８は、ディジクルフィルク
とし、ての機能を有し、所定時間幅以上の入力信号のみ
を伝達するようにしているので、その時間幅より短い雑
音は回路内部へ入力されず、そのため対雑音性にきわめ
て漬れたものとなっている。The on-delay circuits 7 and 8 described above have the function of digital filters and transmit only input signals with a predetermined time width or more, so that noise shorter than the time width is not input into the circuit. Therefore, the noise resistance is extremely poor.
次に、オフディレー回路９，１０の詳細を説明するが、
ここではオフディレー回路９について説明するものとす
る。Next, the details of the off-delay circuits 9 and 10 will be explained.
Here, the off-delay circuit 9 will be explained.
第６図は本考案の一実施例に係るオフディレー回路の回
路図で、第７図はその動作を示すタイムチャートである
。FIG. 6 is a circuit diagram of an off-delay circuit according to an embodiment of the present invention, and FIG. 7 is a time chart showing its operation.
第６図において９１．９２はそれぞれＤ形フリップフロ
ップ回路で、縦列接続されている。９３はインバータ回
路である。オンディレー回路７の出力は、初段のＤ形フ
リップフロップ回路９１のデータ端子Ｄ１にインバータ
回路９３を介して入力される。また、２段目のＤ形フリ
ップフロップ回路９２のデータ端子Ｄ２には初段のＤ形
フリップフロップ回路９１の反転出力端子Ｑ１が接続さ
れている。In FIG. 6, 91 and 92 are D-type flip-flop circuits connected in series. 93 is an inverter circuit. The output of the on-delay circuit 7 is inputted to the data terminal D1 of the first-stage D-type flip-flop circuit 91 via the inverter circuit 93. Further, the data terminal D2 of the second-stage D-type flip-flop circuit 92 is connected to the inverting output terminal Q1 of the first-stage D-type flip-flop circuit 91.
各り形らリップフロップ回路９１，９２のクロック端子
Ｃ１，Ｃ２には基準クロック信号ＣＬが印加されている
。また、各り形フリップフロップ９１，９２のリセット
端子Ｒ１，Ｒ２にはオンディレー回路７の出力が印加さ
れている。A reference clock signal CL is applied to clock terminals C1 and C2 of the flip-flop circuits 91 and 92, respectively. Further, the output of the on-delay circuit 7 is applied to reset terminals R1 and R2 of the flip-flops 91 and 92, respectively.
上記のように構成されたオフディレー回路の動作を次に
説明する。The operation of the off-delay circuit configured as described above will now be described.
第７図（ａ）に示すように周期がＬｏの基準クロック信
号ＣＬが各り形フリップフロップ回路９１゜９２のクロ
ック端子ＣＩ、Ｃ２に印加されている。As shown in FIG. 7(a), a reference clock signal CL having a cycle of Lo is applied to clock terminals CI and C2 of flip-flop circuits 91 and 92, respectively.
そして、第７図（ｂ）に示すようにあるタイミングで入
力信号Ｓがインバータ回路９３を介して初段のＤ形フリ
ップフロップ回路９１のデータ端子Ｄ１に印加される。Then, as shown in FIG. 7(b), the input signal S is applied to the data terminal D1 of the first-stage D-type flip-flop circuit 91 via the inverter circuit 93 at a certain timing.
初段のＤ形フリップフロップ回路９１では、第７図（ｃ
）に示すようにそのΔを時間後に基準クロック信号ＣＬ
がクロック端子Ｃ１に入力した時点で立下がる出力を反
転出力端子ｑ１から送出する。２段目のＤ形フリップフ
ロップ回＄２では、反転出力端子ｑ１からの出力が印加
された後、第７図（ｄ）に示すように基準クロック信号
ＣＬがクロック端子Ｃ２に入力された時点で立下がる出
力を反転出力端子ｑ２から送出する。この出力端子Ｑ２
の出力は、その立下がりが入力信号Ｓから（Δｔ 十ｔ
ｏ）ｆ！け遅延されたものとなる。In the first stage D-type flip-flop circuit 91, as shown in FIG.
), the reference clock signal CL
An output that falls when input to the clock terminal C1 is sent out from the inverting output terminal q1. In the second stage D-type flip-flop circuit $2, after the output from the inverting output terminal q1 is applied, the reference clock signal CL is input to the clock terminal C2 as shown in FIG. 7(d). A falling output is sent from the inverting output terminal q2. This output terminal Q2
The output of , whose falling edge is (Δt + t
o) f! It will be delayed.
各り形フリップフロップ回路９１．９２のリセット端子
Ｉ’ｔｌ、Ｒ２にはオンディレー回路の出力が印加され
ているので、その出力がＬレベルのときはリセット入力
が与えられないが、Ｈレベルになるとリセット入力が与
えられるので、各り形フリップフロップ回路９１，９２
の反転出力端子Ｑｌ、Ｑ２に現れる出力はＨレベルとな
る。Since the output of the on-delay circuit is applied to the reset terminals I'tl and R2 of each flip-flop circuit 91 and 92, no reset input is applied when the output is at L level, but when it is at H level, Then, since a reset input is given, each flip-flop circuit 91, 92
The outputs appearing at the inverting output terminals Ql and Q2 of are at H level.
なお、上述の実施例ではＤ形フリップフロップ回路を２
段縦列接続した例を示したが、遅延時間に応じて適宜そ
の数を定めればよい。その場合、基準クロック信号の周
期をｔｏとし、Ｄ形フリップフロップ回路を１段縦列接
続すると、その遅延時Ｔは次式で表される。Note that in the above embodiment, the D-type flip-flop circuit is
Although an example in which stages are connected in series has been shown, the number may be determined as appropriate depending on the delay time. In that case, if the period of the reference clock signal is to and one stage of D-type flip-flop circuits are connected in series, the delay time T is expressed by the following equation.
Ｔ−（ｎ−１）ｔ、＋Δｔ
（但し、ｔｏ＞Δｔ）
上述の実施例はオフディレー回路９についての説明であ
るが、オフディレー回路１０も全く同様な構成により実
現さ−れる。T-(n-1)t, +Δt (however, to>Δt) Although the above embodiment is an explanation of the off-delay circuit 9, the off-delay circuit 10 can also be realized with a completely similar configuration.
本発明は以上説明したとおり、加算入力と減算入力とが
同時に入力しても先に入力した一方信号に基づいて計数
をした後に他方の信号に基づいて計数をするようにした
ので、本発明に係る入力回路を付加した加減算カウンタ
は加算入力と減算入力とが同時に入力するような状態下
での計数も可能となり、その適用範囲は著しく広いもの
となっている。そして、各遅延回路は、基準クロック信
号の周期とＤ形フリップフロップ回路の数とによって任
意の遅延時間が得られるようにしたので、大きな遅延時
間が容易に得られ、その構成も極めて簡単なものとなっ
ている。As explained above, even if the addition input and the subtraction input are input at the same time, the present invention counts based on one signal that was input first, and then counts based on the other signal. An addition/subtraction counter to which such an input circuit is added is capable of counting under conditions where an addition input and a subtraction input are input at the same time, and its range of application is extremely wide. Since each delay circuit can obtain an arbitrary delay time depending on the period of the reference clock signal and the number of D-type flip-flop circuits, a large delay time can be easily obtained, and the configuration is extremely simple. It becomes.
第１図は本発明の一実施例に係る加減算カウンタの入力
回路のブロック図、第２図及び第３図はそ４！７Ｊ１第
７Ｊの入力回路の動作を示すタイムチャー１・、第４図
はオンディレー回路のブロック図で、第５図はその動作
を示すタイムチャート、第６図はオフディレー回路のブ
ロック図で、第７図はその動作を示すタイムチャートで
ある。
第８図は従来の加減算カウンタの入力回路のブロック図
、第９図及び第１０図はそれぞれ第８図の入力回路の動
作を示すタイムチャー１−である。
１：第１の記憶手段、２：第２の記憶手段、３．４，５
，６：ゲート回路、７，９：第１の遅延回路、８，１０
：第２の遅延回路、１２二方向判別回路、１３：第３の
遅延回路。
代理人 弁理士 佐 藤 正 年
ｃｙ＞＋ｅニー コ ４ ゴ ｋ 【
−ノ 、ノ −ノ 〜ノ 〜
ノ ′＋７ ！ −ノ −ノ
第４図
第５図
コ
の入力
第６図
第７図
第８図
計ａ出力
第９図FIG. 1 is a block diagram of an input circuit of an addition/subtraction counter according to an embodiment of the present invention, FIGS. 2 and 3 are time charts 1 and 4 showing the operation of the input circuit of 4!7J1 and 7J 5 is a block diagram of the on-delay circuit, FIG. 5 is a time chart showing its operation, FIG. 6 is a block diagram of the off-delay circuit, and FIG. 7 is a time chart showing its operation. FIG. 8 is a block diagram of an input circuit of a conventional addition/subtraction counter, and FIGS. 9 and 10 are time charts 1-- showing the operation of the input circuit of FIG. 8, respectively. 1: First storage means, 2: Second storage means, 3.4, 5
, 6: gate circuit, 7, 9: first delay circuit, 8, 10
: second delay circuit, 12 two-way discrimination circuit, 13: third delay circuit. Agent Patent Attorney Masaru Sato
-ノ 、ノ -ノ 〜ノ 〜
No'+7! -NO -NO Figure 4 Figure 5 Input Figure 6 Figure 7 Figure 8 Output of total a Figure 9
Claims (1)
基づいてリセットする第１の記憶手段；減算入力に基づ
いてオン出力を送出し、リセット信号に基づいてリセッ
トする第２の記憶手段；前記第１の記憶手段及び第２の
記憶手段に接続され、一方の記憶手段の出力のみを送出
するゲート回路；該ゲート回路を介して得られた第１の
記憶手段の出力を所定時間遅延した後少なくとも第１の
記憶手段にリセット信号を送出する第１の遅延回路；前
記ゲート回路を介して得られた第２の記憶手段の出力を
所定時間遅延した少なくとも第２の記憶手段にリセット
信号を送出する第２の遅延回路；前記第１の遅延回路及
び第２の遅延回路の出力をそれぞれ与えられ、加減算カ
ウンタの加算・減算指令入力端子に加算又は減算指令信
号を印加する方向判別回路；及び前記第１の遅延回路及
び第２の遅延回路の出力をそれぞれ所定時間遅延した後
加減算カウンタのクロック入力端子に印加する第３の遅
延回路；を備え、 前記第１の遅延回路及び第２の遅延回路には、オンディ
レー回路及びオフディレー回路がそれぞれ含まれており
、 前記オンディレー回路は、初段のＤ形フリップフロップ
回路のデータ端子に入力信号を印加し、２段目以降のＤ
形フリップフロップ回路のデータ端子にはそれより前の
段のＤ形フリップフロップ回路の出力を印加するように
してＤ形フリップフロップを複数段縦列接続し、各Ｄ形
フリップフロップ回路のクロック端子どうしを接続して
当該端子に基準クロック信号を印加するようにし、更に
、各Ｄ形フリップフロップ回路のリセット端子どうしを
接続し、当該端子に入力信号の反転信号を印加するよう
にしてなり、 前記オフディレー回路は、初段のＤ形フリップフロップ
回路のデータ端子に入力信号をインバータ回路を介して
印加し、２段目以降のＤ形フリップフロップ回路のデー
タ端子にはそれより前の段のＤ形フリップフロップ回路
の反転出力を印加するようにしてＤ形フリップフロップ
を複数段縦列接続し、各フリップフロップ回路のクロッ
ク端子どうしを接続して当該端子に基準クロック信号を
印加するようにし、更に、各Ｄ形フリップフロップ回路
のリセット端子どうしを接続し、当該端子に入力信号を
印加するようにしてなる、ことを特徴とする加減算カウ
ンタの入力回路。[Claims] A first storage means that sends an ON output based on an addition input and resets based on a reset signal; A second storage means that sends an ON output based on a subtraction input and resets based on a reset signal. storage means; a gate circuit connected to the first storage means and the second storage means and transmits only the output of one of the storage means; an output of the first storage means obtained through the gate circuit; a first delay circuit that sends a reset signal to at least the first storage means after a predetermined time delay; at least a second storage means that delays the output of the second storage means obtained via the gate circuit for a predetermined time; a second delay circuit that sends a reset signal to; a direction in which the outputs of the first delay circuit and the second delay circuit are respectively applied, and an addition or subtraction command signal is applied to the addition/subtraction command input terminal of the addition/subtraction counter; a determination circuit; and a third delay circuit that delays the outputs of the first delay circuit and the second delay circuit by a predetermined time and then applies the signals to the clock input terminals of the addition/subtraction counter, the first delay circuit and The second delay circuit includes an on-delay circuit and an off-delay circuit, and the on-delay circuit applies an input signal to the data terminal of the first stage D-type flip-flop circuit, and applies the input signal to the data terminal of the first stage D-type flip-flop circuit. D
Multiple stages of D-type flip-flops are connected in series so that the output of the D-type flip-flop circuit in the previous stage is applied to the data terminal of the D-type flip-flop circuit, and the clock terminals of each D-type flip-flop circuit are connected to each other. The reset terminals of each D-type flip-flop circuit are connected to each other and an inverted signal of the input signal is applied to the terminal, and the off-delay is connected to apply a reference clock signal to the terminal. The circuit applies an input signal to the data terminal of the D-type flip-flop circuit in the first stage via an inverter circuit, and applies the input signal to the data terminal of the D-type flip-flop circuit in the second and subsequent stages to the data terminal of the D-type flip-flop circuit in the previous stage. A plurality of stages of D-type flip-flops are connected in series so that the inverted output of the circuit is applied, and the clock terminals of each flip-flop circuit are connected to apply a reference clock signal to the terminal. An input circuit for an addition/subtraction counter, characterized in that reset terminals of flip-flop circuits are connected to each other and an input signal is applied to the terminals.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61048598A JPH0761005B2 (en) | 1986-03-07 | 1986-03-07 | Input circuit of add / subtract counter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61048598A JPH0761005B2 (en) | 1986-03-07 | 1986-03-07 | Input circuit of add / subtract counter |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62207024A true JPS62207024A (en) | 1987-09-11 |
| JPH0761005B2 JPH0761005B2 (en) | 1995-06-28 |
Family
ID=12807845
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61048598A Expired - Lifetime JPH0761005B2 (en) | 1986-03-07 | 1986-03-07 | Input circuit of add / subtract counter |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0761005B2 (en) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5789329A (en) * | 1980-11-25 | 1982-06-03 | Toshiba Corp | Counting circuit |
-
1986
- 1986-03-07 JP JP61048598A patent/JPH0761005B2/en not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5789329A (en) * | 1980-11-25 | 1982-06-03 | Toshiba Corp | Counting circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0761005B2 (en) | 1995-06-28 |
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Legal Events
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