JPS6348989Y2 - - Google Patents

Description

【考案の詳細な説明】 本考案は例えばシーケンスコントローラを利用
した順次パルス発生回路に関するものである。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a sequential pulse generation circuit using, for example, a sequence controller.

従来の電磁式補助リレー回路を用いた順次パル
ス発生回路においては、多数のタイマを組み合わ
せて回路を構成しているため、(イ)コストが高い、
(ロ)占有スペースが大である、(ハ)タイマの設定時間
のバラツキがあり、安定したパルス幅及びパルス
周期が得られない、等の欠点がある。又シーケン
スコントローラを使用したものもあるが、通常は
上記リレー回路をそのままインプツトしているた
め、上記欠点のほか、(イ)回路の複雑、(ロ)処理ステ
ツプ数が大、(ハ)ソフトタイマ数が多いためハード
の容量からの制限がある、等の欠点があつた。 In the conventional sequential pulse generation circuit using an electromagnetic auxiliary relay circuit, the circuit is constructed by combining a large number of timers, so (a) the cost is high;
(b) It occupies a large space, and (c) There are variations in the timer settings, making it impossible to obtain a stable pulse width and pulse period. There are also devices that use a sequence controller, but since they usually use the relay circuit as described above, in addition to the above drawbacks, (a) the circuit is complex, (b) the number of processing steps is large, and (c) the software timer is Due to the large number of devices, there were drawbacks such as limitations due to hardware capacity.

本考案は例えばシーケンスコントローラのソフ
トプログラムがそのプログラムの書き込み順序に
従つて逐次一定周期でサイクリツクに演算処理さ
れることを利用して上記欠点を解消した順次パル
ス発生回路を提供することを目的とする。 The object of the present invention is to provide a sequential pulse generation circuit that eliminates the above-mentioned drawbacks by utilizing the fact that, for example, a software program of a sequence controller is cyclically processed in a fixed period according to the order in which the program is written. .

以下本考案の実施例を図面に基づいて説明す
る。 Embodiments of the present invention will be described below based on the drawings.

第１図ａは本考案の概要を示すブロツク図、第
１図ｂはそのタイムチヤートを示す。P₁，P₂，
P₃…P_oは各々パルス発生回路要素であり、これ
らは互いに直列に結合されている。そして各パル
ス発生回路要素は、実際には所定のタイミングに
より演算を行う複数の演算処理部により構成され
ている。ここで１段目のパルス発生回路要素P₁
の入力端に、順次パルスを発生させるための入力
指令Ｉ（継続入力でもパルスでもよい）が入力さ
れると、パルス発生回路要素P₁の出力端O₁より、
一定時限Ｔのパルスを発生させるための“１”の
データが得られ、このデータに基づいて図示しな
いゲート回路からパルスが得られる。次いでこの
データが“０”となつたときパルス発生回路部
P₂より、一定時限Ｔのパルスを発生させるため
の“１”のデータが得られ、以下同様にして順次
パルスが発生する。 FIG. 1a is a block diagram showing an outline of the present invention, and FIG. 1b is a time chart thereof. P ₁ , P ₂ ,
P ₃ . . . P _o are each pulse generation circuit elements, which are coupled in series with each other. Each pulse generation circuit element is actually composed of a plurality of arithmetic processing sections that perform arithmetic operations at predetermined timings. Here, the first stage pulse generation circuit element P ₁
When an input command I (continuous input or pulses may be used) for sequentially generating pulses is input to the input terminal of , from the output terminal O ₁ of the pulse generation circuit element P ₁ ,
Data "1" for generating a pulse with a fixed time period T is obtained, and a pulse is obtained from a gate circuit (not shown) based on this data. Next, when this data becomes “0”, the pulse generation circuit section
From _P2 , data "1" for generating a pulse with a fixed time period T is obtained, and pulses are generated sequentially in the same manner.

第２図ａは各パルス発生回路要素を構成する演
算処理部を等価的にハードウエアである回路部と
して示した図であり、第２図ｂは各回路部のタイ
ムチヤートを示している。第２図ａにおいてＮは
NOT回路部、M₁〜M_oはメモリ部、ＡはAND回
路部を示し、かつ〜は演算ステツプを示す。
ここで第１周期前の演算周期では入力Ｉは“０”
であるため、メモリ部M₁は“Ｉ”にセツトされ、
次の演算周期（第１周期）にそのままの状態で持
ち込まれる。入力指令Ｉとして“１”が入るとメ
モリ部M₁のセツト入力が“０”となる（ステツ
プ）が、リセツト入力は前周期の演算結果が
“０”であるため第１周期ではメモリ部M₁の状態
は“１”のまま変化しない（ステツプ，）。
そこで次の演算ステツプで出力部O₁は“１”
を出力する。同様にステツプでメモリ部M₂は
“１”となるが出力部O₁が“１”であるため出力
部O₂は“０”（ステツプ）のままとなり、以下
メモリ部M₃、出力部O₃は“０”をキープする
（ステツプ〜）。 FIG. 2a is a diagram showing the arithmetic processing sections constituting each pulse generating circuit element as equivalent hardware circuit sections, and FIG. 2 b shows a time chart of each circuit section. In Figure 2 a, N is
A NOT circuit section, M ₁ to M _o indicate a memory section, A indicates an AND circuit section, and .about. indicate operation steps.
Here, the input I is “0” in the calculation cycle before the first cycle.
Therefore, memory section _M1 is set to "I",
The data is carried into the next calculation cycle (first cycle) as is. When "1" is input as the input command I, the set input of the memory section _M1 becomes "0" (step), but since the calculation result of the previous cycle is "0" for the reset input, the memory section M1 is input in the first cycle. The state of ₁ remains "1" and does not change (step,).
Therefore, in the next calculation step, the output part _O1 becomes “1”
Output. Similarly, in the step, the memory part M ₂ becomes "1", but since the output part O ₁ is "1", the output part O ₂ remains "0" (step), and then the memory part M ₃ and the output part O ₃ keeps “0” (step ~).

第１周期の全ての演算ステツプを終了すると、
第２周期に移行し、ステツプ〜の演算を順次
開始する。第２周期においては、出力部O₁の出
力“１”（第１周期の演算結果）によつてメモリ
部M₁がリセツトされ（ステツプ）、これにより
出力部O₁は“０”となり（ステツプ）、メモリ
部M₂のセツト入力が“０”となる。メモリ部M₂
のセツト入力が“０”となつても、リセツト入力
（出力部O₂の出力）が“０”である（第１周期の
演算結果）ため、“１”のまま（ステツプ，）
であり、出力部O₂の出力はこの第２周期で“１”
となる（ステツプ）。メモリ部M₃はこの時点で
“１”となる（ステツプ）が出力部O₃はO₂が
“１”であるため“０”のままとなつている（ス
テツプ）。第２周期の全ての演算が終了すると
第３周期に移行し、ステツプ〜の演算するこ
とにより、メモリ部M₁は“０”のまま、出力部
O₁は“０”のまま、メモリ部M₂は“１”→
“０”、出力部O₂は“１”→“０”、メモリ部M₃
は“１”のままとなり、出力部O₃はこの第３周
期で“０”→“１”となる。以下同様にして第１
周期〜第_o周期へと進む過程で出力部O₄〜O_oに一
定時限（演算周期Ｔと等しい）のパルスを逐次出
力することができる。 After completing all calculation steps in the first cycle,
Shifting to the second cycle, the calculations from step to are sequentially started. In the second cycle, the memory unit _M1 is reset (step) by the output “ ₁ ” of the output unit O1 (the calculation result of the first cycle), and as a result, the output unit _O1 becomes “0” (step ), the set input of memory unit _M2 becomes "0". Memory part _M2
Even if the set input becomes "0", the reset input (output of output section _O2 ) is "0" (the calculation result of the first cycle), so it remains "1" (step, ).
The output of the output part O ₂ is “1” in this second period.
becomes (step). At this point, the memory section _M3 becomes "1" (step), but the output section _O3 remains at "0" because _O2 is "1" (step). When all the calculations in the second cycle are completed, the process moves to the third cycle, and by performing the calculations in steps ~, the memory part _M1 remains "0" and the output part
O ₁ remains “0”, memory section M ₂ becomes “1” →
“0”, output part O ₂ is “1” → “0”, memory part M ₃
remains at "1", and the output section _O3 changes from "0" to "1" in this third cycle. Similarly, the first
In the process of progressing from the period to _{the o} -th period, pulses of a fixed time period (equal to the calculation period T) can be sequentially output to the output units O ₄ to O _o .

第３図ａは出力パルスを長くする場合の回路、
同図ｂはそのタイムチヤートであつて、メモリ部
M₁〜M_oのリセツト条件に点線が囲まれた回路
部、すなわちAND回路部を付加し、このアンド
回路部への入力信号B₁，B₂…B_oとしてタイマ、
あるいは機器の応動完了信号等を入力させるよう
にしたものである。この回路では、出力部O₁の
出力が“１”であり、入力信号B₁が“１”であ
る条件でメモリ部M₁がリセツトされるので、入
力信号B₁の時期によつて任意の長さの出力パル
スを発生できる。出力部O₂〜O_oについても同様、
B₂〜B_oの時期によつて任意の長さのパルスとす
ることができる。 Figure 3a shows a circuit for lengthening the output pulse.
Figure b is the time chart for the memory section.
A circuit section surrounded by a dotted line, that is, an AND circuit section, is added to the reset conditions of M ₁ to M _o , and input signals B ₁ , B ₂ . . . B _o to this AND circuit section are used as timers,
Alternatively, a device response completion signal or the like may be input. In this circuit, the memory section _M1 is reset under the conditions that the output of the output section _O1 is "1" and the input signal _B1 is " ₁ ". can generate output pulses of long length. Similarly, for the output section O ₂ ~O _o ,
The pulse can have any length depending on the timing of B ₂ to _{B o} .

以上のように本考案によれば、セツト入力端と
リセツト入力端とを備えたメモリとアンド回路と
を組み合わせたパルス発生回路要素を直列に結合
し、各回路を演算処理部で実現して、その演算処
理を例えばシーケンスコントローラのサイクリツ
ク処理により実行し、これにより各パルス発生回
路要素の出力端から順次にパルスを得るようにし
ているため、タイマ要素を使用することなく簡単
な回路で構成できると共に、パルス幅、周期が安
定した高精度の回路が得られるという効果があ
る。本考案の回路のパルス出力をゲート回路等に
利用することにより高精度のステツピングシーケ
ンスが実現できる。 As described above, according to the present invention, pulse generating circuit elements that are a combination of a memory having a set input terminal and a reset input terminal and an AND circuit are connected in series, and each circuit is realized by an arithmetic processing section. The arithmetic processing is executed, for example, by the cyclic processing of a sequence controller, so that pulses are obtained sequentially from the output terminal of each pulse generation circuit element, so it can be configured with a simple circuit without using a timer element. This has the effect of providing a highly accurate circuit with stable pulse width and period. A highly accurate stepping sequence can be realized by utilizing the pulse output of the circuit of the present invention in a gate circuit or the like.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図ａは本考案の回路の概要を示すブロツク
図、第１図ｂは同上のタイムチヤート、第２図ａ
及びｂは各々本考案の一実施例を示す回路図及び
タイムチヤート、第３図ａ及びｂは各々他の実施
例の回路図及びタイムチヤートである。 A₁〜A₃……AND回路部、Ｎ……NOT回路部、
M₁〜M₃……メモリ部、P₁〜P_o……パルス発生回
路要素。 Fig. 1a is a block diagram showing the outline of the circuit of the present invention, Fig. 1b is a time chart of the same, Fig. 2a
3A and 3B are a circuit diagram and a time chart showing one embodiment of the present invention, respectively, and FIGS. 3A and 3B are a circuit diagram and a time chart of another embodiment, respectively. _A1 to _A3 ...AND circuit section, N...NOT circuit section,
_M1 to _M3 ...memory section, _P1 to _Po ...pulse generation circuit elements.

Claims (1)

【実用新案登録請求の範囲】 回路要素入力端と、この回路要素入力端をセツ
ト側入力端に接続したメモリ部と、一方及び他方
の入力端が夫々前記メモリ部の出力端と前記回路
要素入力端とに接続されると共に、出力端が前記
メモリ部のリセツト側入力端に接続されたAND
回路部と、前記回路要素入力端と前記アンド回路
部の他方の入力端との間または前記回路要素入力
端と前記メモリ部のセツト側入力端との間の一方
に介挿されたNOT回路部とによりパルス発生回
路要素を構成すると共に、 一のパルス発生回路要素の入力端と他のパルス
発生回路要素のAND回路部の出力端とを接続す
ることにより多数のパルス発生回路要素を直列に
結合し、 前記パルス発生回路要素の各回路部は、その機
能に対応した演算を実行する演算処理部により構
成され、 各アンド回路部の出力端よりの出力値に基づい
てパルスを発生させることを特徴とする順次パル
ス発生回路。[Claims for Utility Model Registration] A circuit element input terminal, a memory section in which this circuit element input terminal is connected to a set-side input terminal, and one and the other input terminals connected to the output terminal of the memory section and the circuit element input terminal, respectively. AND whose output terminal is connected to the reset side input terminal of the memory section.
a NOT circuit section inserted between a circuit section and one of the circuit element input terminal and the other input terminal of the AND circuit section or between the circuit element input terminal and the set side input terminal of the memory section; A number of pulse generation circuit elements are connected in series by connecting the input terminal of one pulse generation circuit element and the output terminal of the AND circuit section of the other pulse generation circuit element. Each circuit section of the pulse generation circuit element is configured with an arithmetic processing section that executes an operation corresponding to its function, and generates a pulse based on the output value from the output terminal of each AND circuit section. A sequential pulse generation circuit.