JPH0454726A - 1/n frequency dividing circuit - Google Patents
1/n frequency dividing circuitInfo
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- JPH0454726A JPH0454726A JP16590590A JP16590590A JPH0454726A JP H0454726 A JPH0454726 A JP H0454726A JP 16590590 A JP16590590 A JP 16590590A JP 16590590 A JP16590590 A JP 16590590A JP H0454726 A JPH0454726 A JP H0454726A
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Abstract
Description
【発明の詳細な説明】
(産業上の利用分野)
本発明は任意の繰り返し周期を持つパルス信号に関し、
N倍の周期を持つパルス信号を得る回路に関するもので
ある。[Detailed Description of the Invention] (Industrial Application Field) The present invention relates to a pulse signal having an arbitrary repetition period,
The present invention relates to a circuit that obtains a pulse signal having a period N times as large.
(従来の技術) 従来の17N分周器の構成には下記I、IIがあった。(Conventional technology) Conventional 17N frequency dividers have the following configurations I and II.
(I)同期プリセット機能を持つI、M進同期型カウン
タ(LM−” <N <LM)を用い、前記カウンタの
プリセット内容の指定が(0)になるように結線し、前
記カウンタの計数内容が[N−1]になったときプリセ
ット指定がなされるように結線する。(I) Using an I, M-ary synchronous counter (LM-"< N < LM) with a synchronous preset function, connect the wires so that the preset content of the counter is specified as (0), and set the counting content of the counter. Connect so that the preset designation is made when the value becomes [N-1].
(II )同期プリセット機能を持つLM進同期型カウ
ンタ(LM−1<N<LM)カウンタのプリセット内容
の指定がLMに対するNの補数(LM−N)になるよう
に結線し、カウンタの計数内容がLMになったときプリ
セット指定がなされるように結線する。(II) LM-adic synchronized counter with synchronous preset function (LM-1<N<LM) Wire the counter so that the preset content of the counter is the complement of N to LM (LM-N), and calculate the counting content of the counter. Connect so that the preset designation is made when becomes LM.
(発明が解決しようとする課題)
前述のカウンタを用いた分周回路はカウンタ内でフリッ
プフロップを用いているため最下位桁を表わすカウンタ
から最上位桁を表わすカウンタまでの遅延時間が大きい
ため、パルス周期が前記遅延時間に比べ無視できないほ
ど短い高周波パルスの分周を行なうことが出来なかった
。(Problems to be Solved by the Invention) Since the frequency divider circuit using the above-mentioned counter uses a flip-flop in the counter, the delay time from the counter representing the least significant digit to the counter representing the most significant digit is large. It has not been possible to frequency divide a high frequency pulse whose pulse period is so short that it cannot be ignored compared to the delay time.
本発明の目的は、このような問題を解決し、高周波パル
スの分周を行なうことが可能な1/N分周器を提供する
ことにある。SUMMARY OF THE INVENTION An object of the present invention is to provide a 1/N frequency divider capable of solving such problems and dividing high frequency pulses.
(課題を解決するための手段)
本発明の17N分周器は、(2N−2)個のラッチと(
N−1)入力NANDまたはNORゲートから成り、前
記(K−1)番目のラッチの出力はに番目のラッチに入
力し、前記奇数番目のラッチは分周しようとするパルス
信号をトリガーとし前記偶数番目のラッチは分周しよう
とするパルス信号の反転信号をトリガーとし、前記(N
−1)入力NANDまf、ニー ハNOR’7’ −ト
は前記偶数番目ラッチの出力を入力とし、前記1番目の
ラッチの入力は前記(N−1)入力NANDまたはNO
Rゲートの出力であり、前記(2N−2)個のラッチと
リセット端子にリセット信号が入力していることから成
る1/N分周器とを有している。(Means for Solving the Problems) The 17N frequency divider of the present invention includes (2N-2) latches and (
N-1) Consists of an input NAND or NOR gate, the output of the (K-1)th latch is input to the (K-1)th latch, and the odd-numbered latch is triggered by the pulse signal to be divided, and the even-numbered latch is triggered by the pulse signal to be divided. The second latch is triggered by the inverted signal of the pulse signal to be frequency divided, and the (N
-1) Input NAND, knee NOR'7' -t uses the output of the even-numbered latch as input, and the input of the first latch is the (N-1) input NAND or NOR'7'.
It is the output of the R gate, and has a 1/N frequency divider consisting of the (2N-2) latches and a reset signal input to the reset terminal.
(実施例) 次に本発明の実施例について図面を参照して説明する。(Example) Next, embodiments of the present invention will be described with reference to the drawings.
第1図は本発明の一実施例を示す構成図である。FIG. 1 is a block diagram showing an embodiment of the present invention.
この1/N分周器は、(2N−2)個のラッチ11〜1
(2N −2)と(N−1)入力NANDゲート20か
らなる、(K−1)番目のラッチの出力1(K−1)1
はに番目のラッチの入力IKOに入力し、前記奇数番目
のラッチは分周しようとするパルス信号φをトリガーと
し前記偶数番目のラッチは分周しようとするパルス信号
の反転信号φをトリガーとじ、(N−1)入力NAND
ゲート20の入力202〜20(2N−2)は偶数番目
ラッチの出力であり、1番目のラッチ11の入力110
は(N−1)入力NANDゲート20の出力200であ
り、前記(2N−2)個のラッチのリセット端子113
〜1(2N−2)3にυセット信号30が入力している
ことから1/N分周器を構成している。This 1/N frequency divider has (2N-2) latches 11 to 1
Output 1 (K-1)1 of the (K-1)th latch consisting of (2N -2) and (N-1) input NAND gates 20
input to the input IKO of the second latch, the odd-numbered latches are triggered by the pulse signal φ to be divided, and the even-numbered latches are triggered by the inverted signal φ of the pulse signal to be divided; (N-1) Input NAND
The inputs 202 to 20 (2N-2) of the gate 20 are the outputs of the even-numbered latches, and the input 110 of the first latch 11
is the output 200 of the (N-1) input NAND gate 20, and is the reset terminal 113 of the (2N-2) latches.
Since the υ set signal 30 is input to ~1(2N-2)3, a 1/N frequency divider is configured.
次にこの実施例の動作について説明する。第2図は本発
明で用いている(2N−2)個のラッチ全てが立ち上が
りトリガ(クロック入力信号立ち上がりのタイミングで
出力信号が変わる)の場合である。Next, the operation of this embodiment will be explained. FIG. 2 shows a case where all (2N-2) latches used in the present invention are rise triggers (the output signal changes at the timing of the rise of the clock input signal).
まず、Toで(2N−2)個のラッチ全てはリセット信
号30によりリセットされ(2N−2)個のラッチ全て
の出力111〜1(2N−2)1が(0)になる。First, at To, all (2N-2) latches are reset by the reset signal 30, and the outputs 111 to 1 (2N-2)1 of all (2N-2) latches become (0).
時刻T。では偶数番目のラッチの出力は全て(0)なの
でNAND20の出力200は(1)である。この出力
200の(1)を入力とする11には次のφの立ち上が
りT1でトリガがかかり、11は出力を(0)→(1)
へと変化させる。Time T. Then, since all the outputs of the even-numbered latches are (0), the output 200 of the NAND 20 is (1). The 11 which receives (1) of this output 200 is triggered at the next rising edge T1 of φ, and the 11 changes the output from (0) to (1).
change to.
この(0)→(1)への変化は時刻を追って次段のラッ
チ12.13.・・・、1(2N−3)、1(2N−2
)へと伝わり、各ラッチの出力は時刻T2.T3.・・
・J T2N−31T2N−2に(0)→(1)へと変
化する。This change from (0) to (1) follows the time of the next stage latch 12.13. ..., 1(2N-3), 1(2N-2
), and the output of each latch is transmitted to time T2. T3.・・・
・J T2N-31 Changes from (0) to (1) in T2N-2.
時刻T。−T、−2の間は(2N−2)番目のラッチの
出力1(2N−2)1が(0)なのでNAND20の出
力は(1)である。時刻T2N−2に全ての偶数番目の
ラッチの出力は(1)になり、NAND20の出力20
0は(0)に変わる。Time T. Between -T and -2, the output 1 (2N-2)1 of the (2N-2)th latch is (0), so the output of the NAND 20 is (1). At time T2N-2, the outputs of all even-numbered latches become (1), and the output of NAND20 becomes 20.
0 changes to (0).
この出力200の(0)を入力とする11には次のφの
立ち上がりT でトリガがかかり、11は出力をN−
1
(1トベ0)へと変化させる。11, which receives (0) of this output 200, is triggered at the next rising edge of φ, and 11 outputs N-
Change it to 1 (1 tobe 0).
この(1)→(0)への変化は時刻を追って次段のラッ
チ12.13.・・・、 1(2N−3)、1(2N−
2)へと伝わり、各ラッチの出力は順に(1)→(0)
へと変化する。This change from (1) to (0) follows the time of the next stage latch 12.13. ..., 1(2N-3), 1(2N-
2), and the output of each latch goes from (1) to (0) in order.
Changes to.
ここでφの波長をλ、振動数をνとすると、2N−2個
のラッチの出力とNAND20の出力は各々立ち上がり
時刻が異なりパルス幅(N−1)λ、振動数ν■のパル
スになっており、これは1/N分周パルス信号である。Here, if the wavelength of φ is λ and the frequency is ν, the outputs of the 2N-2 latches and the output of the NAND20 each have different rise times and become pulses with a pulse width (N-1)λ and a frequency ν■. This is a 1/N frequency divided pulse signal.
第3図は本発明の別の実施例を示す構成図である。(N
−1)人力ゲートとしてNANDゲート20の代わりに
NORゲート20aを用いたことが第1図の実施例と異
なる。FIG. 3 is a block diagram showing another embodiment of the present invention. (N
-1) This embodiment differs from the embodiment shown in FIG. 1 in that a NOR gate 20a is used instead of the NAND gate 20 as the manual gate.
次にこの実施例の動作について説明する。第4図は本発
明で用いている(2N−2)個のラッチ全てが立ち上が
りトリガ(クロック人力信号立ち上がりのタイミングで
出力信号が変わる)の場合である。Next, the operation of this embodiment will be explained. FIG. 4 shows a case where all (2N-2) latches used in the present invention are rise triggers (the output signal changes at the timing of the rise of the clock signal).
まず、Toで(2N−2)個のラッチ全てはリセット信
号30によりリセットされ(2N−2)個のラッチ全て
の出力111〜1(2N−2)1が(0)になる。First, at To, all (2N-2) latches are reset by the reset signal 30, and the outputs 111 to 1 (2N-2)1 of all (2N-2) latches become (0).
時刻T。では偶数番目のラッチの出力は全て(0)なの
でN0R20の出力200は(1)である。この出力2
00の(1)を入力とする11には次のφの立ち上がり
T1でトリガがかかり、11は出力を(0)→(1)へ
と変化させる。Time T. Then, the outputs of the even-numbered latches are all (0), so the output 200 of N0R20 is (1). This output 2
11, which inputs (1) of 00, is triggered at the next rising edge T1 of φ, and 11 changes its output from (0) to (1).
この(0)→(1)への変化は時刻を追って次段のラッ
チ12.13.・・・、 1(2N−3)、1(2N−
2)へと伝わり、各ラッチの出力は時刻T29 T31
”’l T2N−31T2N−2に(0)−)(1)
へと変化する。This change from (0) to (1) follows the time of the next stage latch 12.13. ..., 1(2N-3), 1(2N-
2), and the output of each latch is at time T29 T31
”'l T2N-31T2N-2(0)-)(1)
Changes to.
時刻T2K””2に+2の間2に番目のラッチの出力1
(2K)1が(1)になっているので、時刻T。−T2
Nの間、N0R20の出力200は(0)である。Output 1 of the second latch during time T2K""2+2
(2K)1 becomes (1), so time T. -T2
During N, the output 200 of N0R20 is (0).
時刻T2Nに第(2N−2)番目のラッチの出力が(1
)→(0)に変化すると全てのラッチの出力が(0)に
なり、N0R20の出力200は(0)→(1)に変わ
る。At time T2N, the output of the (2N-2)th latch becomes (1
)→(0), the outputs of all latches become (0), and the output 200 of N0R20 changes from (0)→(1).
この出力200の(1)を入力とする11には次のφの
立ち上がりT2N+□でトリガがかかり、11は出力を
(0)→(1)へと変化させる。11, which receives (1) of this output 200, is triggered at the next rising edge of φ, T2N+□, and 11 changes its output from (0) to (1).
この(0)→(1)への変化は時刻を追って次段のラッ
チ12.13.・・・、 1(2N−3)、1(2N−
2)へと伝わり、各ラッチの出力は順に(0)→(1)
へと変化する。This change from (0) to (1) follows the time of the next stage latch 12.13. ..., 1(2N-3), 1(2N-
2), and the output of each latch goes from (0) to (1) in order.
Changes to.
ここでφの波長をλ、振動数をッとすると、2N−2個
のラッチの出力とN0R20の出力は各々立ち上がり時
刻が異なりパルス幅λ、振動数ν/Nのパルスになって
おり、これは1/N分周のパルス信号である。Here, if the wavelength of φ is λ and the frequency is T, then the outputs of 2N-2 latches and the output of N0R20 each have different rise times and are pulses with a pulse width λ and a frequency ν/N. is a pulse signal with frequency divided by 1/N.
(発明の効果)
以上説明してきたように、本発明は任意の繰り返し周期
、任意のデユーティ比を持つパルス信号入力に対し、前
記パルス信号を1/Nに分周したパルス信号を出力する
。ラッチとNANDまたはNORを用いた簡単な回路構
成を採っているため従来より高周波のパルスの分周が可
能となる。(Effects of the Invention) As described above, the present invention outputs a pulse signal obtained by dividing the pulse signal by 1/N in response to an input pulse signal having an arbitrary repetition period and an arbitrary duty ratio. Since it has a simple circuit configuration using a latch and NAND or NOR, it is possible to divide higher frequency pulses than before.
第1図、第3図はそれぞれ本発明の実施例を示す構成図
、第2図、第4図はそれぞれ第1図、第3図の実施例の
動作説明図である。
図において、FIGS. 1 and 3 are block diagrams showing embodiments of the present invention, and FIGS. 2 and 4 are operation explanatory diagrams of the embodiments shown in FIGS. 1 and 3, respectively. In the figure,
Claims (1)
はNORゲートから成り、前記(K−1)番目のラッチ
の出力はK番目のラッチに入力し、前記奇数番目のラッ
チは分周しようとするパルス信号をトリガーとし前記偶
数番目のラッチは分周しようとするパルス信号の反転信
号をトリガーとし、前記(N−1)入力NANDまたは
NORゲートは前記偶数番目ラッチの出力を入力とし、
前記1番目のラッチの入力は前記(N−1)入力NAN
DまたはNORゲートの出力であり、前記(2N−2)
個のラッチのリセット端子にリセット信号が入力してい
ることを特徴とする1/N分周器。Consists of (2N-2) latches and (N-1) input NAND or NOR gates, the output of the (K-1)th latch is input to the K-th latch, and the odd-numbered latch is frequency-divided. The even-numbered latches are triggered by the pulse signal to be divided, the inverted signal of the pulse signal to be frequency-divided is used as the trigger, and the (N-1) input NAND or NOR gate receives the output of the even-numbered latch,
The input of the first latch is the (N-1) input NAN
D or NOR gate output, and the above (2N-2)
A 1/N frequency divider characterized in that a reset signal is input to reset terminals of latches.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP16590590A JPH0454726A (en) | 1990-06-25 | 1990-06-25 | 1/n frequency dividing circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP16590590A JPH0454726A (en) | 1990-06-25 | 1990-06-25 | 1/n frequency dividing circuit |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0454726A true JPH0454726A (en) | 1992-02-21 |
Family
ID=15821228
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP16590590A Pending JPH0454726A (en) | 1990-06-25 | 1990-06-25 | 1/n frequency dividing circuit |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0454726A (en) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100712538B1 (en) * | 2005-10-28 | 2007-04-30 | 삼성전자주식회사 | Pulse generator based on latch and control signal generator having the same |
US9330321B2 (en) | 2004-07-26 | 2016-05-03 | Tk Holdings, Inc. | Method of processing an image of a visual scene |
-
1990
- 1990-06-25 JP JP16590590A patent/JPH0454726A/en active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9330321B2 (en) | 2004-07-26 | 2016-05-03 | Tk Holdings, Inc. | Method of processing an image of a visual scene |
KR100712538B1 (en) * | 2005-10-28 | 2007-04-30 | 삼성전자주식회사 | Pulse generator based on latch and control signal generator having the same |
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