JPH0454726A - 1/n frequency dividing circuit - Google Patents

Abstract

PURPOSE:To attain the frequency division of a high frequency pulse by inputting a pulse signal having an optional period and an optional duty ratio to the frequency dividing circuit and outputting a pulse signal subjected to 1/N frequency division to the input pulse signal therefrom. CONSTITUTION:Since the outputs of latches at an even numbered order are all 0 at a time T0, the output 200 of a NAND 20 goes to logic '1', a latch 11 is triggered at the rice T1 of a succeeding input pulse phi to change the output from logic '0' to logic '1'. This change is delivered to the next-stages of latches 12, 13-1(2N-3), 1(2N-2), and the output of each latch changes from logic '0' to logic '1' at times T2, T3-T2N-3, T2N-2. The outputs of the latches at an even numbered order are all 1 at a time T2N-2, the output 200 of the NAND 20 is changed to logic '0', the latch 11 is triggered at the rice T2N-1 of a succeeding input pulse phi to change the output from logic '1' to logic '0'. This change is delivered to the next-stages of latches 12, 13-1(2N-3), 1(2N-2), and the output of each latch is changed from logic '1' to logic '0' sequentially.

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は任意の繰り返し周期を持つパルス信号に関し、
Ｎ倍の周期を持つパルス信号を得る回路に関するもので
ある。[Detailed Description of the Invention] (Industrial Application Field) The present invention relates to a pulse signal having an arbitrary repetition period,
The present invention relates to a circuit that obtains a pulse signal having a period N times as large.

（従来の技術） 従来の１７Ｎ分周器の構成には下記Ｉ、ＩＩがあった。(Conventional technology) Conventional 17N frequency dividers have the following configurations I and II.

（Ｉ）同期プリセット機能を持つＩ、Ｍ進同期型カウン
タ（ＬＭ−”　＜Ｎ　＜ＬＭ）を用い、前記カウンタの
プリセット内容の指定が（０）になるように結線し、前
記カウンタの計数内容が［Ｎ−１］になったときプリセ
ット指定がなされるように結線する。(I) Using an I, M-ary synchronous counter (LM-"< N < LM) with a synchronous preset function, connect the wires so that the preset content of the counter is specified as (0), and set the counting content of the counter. Connect so that the preset designation is made when the value becomes [N-1].

（ＩＩ　）同期プリセット機能を持つＬＭ進同期型カウ
ンタ（ＬＭ−１＜Ｎ＜ＬＭ）カウンタのプリセット内容
の指定がＬＭに対するＮの補数（ＬＭ−Ｎ）になるよう
に結線し、カウンタの計数内容がＬＭになったときプリ
セット指定がなされるように結線する。(II) LM-adic synchronized counter with synchronous preset function (LM-1<N<LM) Wire the counter so that the preset content of the counter is the complement of N to LM (LM-N), and calculate the counting content of the counter. Connect so that the preset designation is made when becomes LM.

（発明が解決しようとする課題） 前述のカウンタを用いた分周回路はカウンタ内でフリッ
プフロップを用いているため最下位桁を表わすカウンタ
から最上位桁を表わすカウンタまでの遅延時間が大きい
ため、パルス周期が前記遅延時間に比べ無視できないほ
ど短い高周波パルスの分周を行なうことが出来なかった
。(Problems to be Solved by the Invention) Since the frequency divider circuit using the above-mentioned counter uses a flip-flop in the counter, the delay time from the counter representing the least significant digit to the counter representing the most significant digit is large. It has not been possible to frequency divide a high frequency pulse whose pulse period is so short that it cannot be ignored compared to the delay time.

本発明の目的は、このような問題を解決し、高周波パル
スの分周を行なうことが可能な１／Ｎ分周器を提供する
ことにある。SUMMARY OF THE INVENTION An object of the present invention is to provide a 1/N frequency divider capable of solving such problems and dividing high frequency pulses.

（課題を解決するための手段） 本発明の１７Ｎ分周器は、（２Ｎ−２）個のラッチと（
Ｎ−１）入力ＮＡＮＤまたはＮＯＲゲートから成り、前
記（Ｋ−１）番目のラッチの出力はに番目のラッチに入
力し、前記奇数番目のラッチは分周しようとするパルス
信号をトリガーとし前記偶数番目のラッチは分周しよう
とするパルス信号の反転信号をトリガーとし、前記（Ｎ
−１）入力ＮＡＮＤまｆ、ニー　ハＮＯＲ’７’　−ト
は前記偶数番目ラッチの出力を入力とし、前記１番目の
ラッチの入力は前記（Ｎ−１）入力ＮＡＮＤまたはＮＯ
Ｒゲートの出力であり、前記（２Ｎ−２）個のラッチと
リセット端子にリセット信号が入力していることから成
る１／Ｎ分周器とを有している。(Means for Solving the Problems) The 17N frequency divider of the present invention includes (2N-2) latches and (
N-1) Consists of an input NAND or NOR gate, the output of the (K-1)th latch is input to the (K-1)th latch, and the odd-numbered latch is triggered by the pulse signal to be divided, and the even-numbered latch is triggered by the pulse signal to be divided. The second latch is triggered by the inverted signal of the pulse signal to be frequency divided, and the (N
-1) Input NAND, knee NOR'7' -t uses the output of the even-numbered latch as input, and the input of the first latch is the (N-1) input NAND or NOR'7'.
It is the output of the R gate, and has a 1/N frequency divider consisting of the (2N-2) latches and a reset signal input to the reset terminal.

（実施例） 次に本発明の実施例について図面を参照して説明する。(Example) Next, embodiments of the present invention will be described with reference to the drawings.

第１図は本発明の一実施例を示す構成図である。FIG. 1 is a block diagram showing an embodiment of the present invention.

この１／Ｎ分周器は、（２Ｎ−２）個のラッチ１１〜１
（２Ｎ　−２）と（Ｎ−１）入力ＮＡＮＤゲート２０か
らなる、（Ｋ−１）番目のラッチの出力１（Ｋ−１）１
はに番目のラッチの入力ＩＫＯに入力し、前記奇数番目
のラッチは分周しようとするパルス信号φをトリガーと
し前記偶数番目のラッチは分周しようとするパルス信号
の反転信号φをトリガーとじ、（Ｎ−１）入力ＮＡＮＤ
ゲート２０の入力２０２〜２０（２Ｎ−２）は偶数番目
ラッチの出力であり、１番目のラッチ１１の入力１１０
は（Ｎ−１）入力ＮＡＮＤゲート２０の出力２００であ
り、前記（２Ｎ−２）個のラッチのリセット端子１１３
〜１（２Ｎ−２）３にυセット信号３０が入力している
ことから１／Ｎ分周器を構成している。This 1/N frequency divider has (2N-2) latches 11 to 1
Output 1 (K-1)1 of the (K-1)th latch consisting of (2N -2) and (N-1) input NAND gates 20
input to the input IKO of the second latch, the odd-numbered latches are triggered by the pulse signal φ to be divided, and the even-numbered latches are triggered by the inverted signal φ of the pulse signal to be divided; (N-1) Input NAND
The inputs 202 to 20 (2N-2) of the gate 20 are the outputs of the even-numbered latches, and the input 110 of the first latch 11
is the output 200 of the (N-1) input NAND gate 20, and is the reset terminal 113 of the (2N-2) latches.
Since the υ set signal 30 is input to ~1(2N-2)3, a 1/N frequency divider is configured.

次にこの実施例の動作について説明する。第２図は本発
明で用いている（２Ｎ−２）個のラッチ全てが立ち上が
りトリガ（クロック入力信号立ち上がりのタイミングで
出力信号が変わる）の場合である。Next, the operation of this embodiment will be explained. FIG. 2 shows a case where all (2N-2) latches used in the present invention are rise triggers (the output signal changes at the timing of the rise of the clock input signal).

まず、Ｔｏで（２Ｎ−２）個のラッチ全てはリセット信
号３０によりリセットされ（２Ｎ−２）個のラッチ全て
の出力１１１〜１（２Ｎ−２）１が（０）になる。First, at To, all (2N-2) latches are reset by the reset signal 30, and the outputs 111 to 1 (2N-2)1 of all (2N-2) latches become (0).

時刻Ｔ。では偶数番目のラッチの出力は全て（０）なの
でＮＡＮＤ２０の出力２００は（１）である。この出力
２００の（１）を入力とする１１には次のφの立ち上が
りＴ１でトリガがかかり、１１は出力を（０）→（１）
へと変化させる。Time T. Then, since all the outputs of the even-numbered latches are (0), the output 200 of the NAND 20 is (1). The 11 which receives (1) of this output 200 is triggered at the next rising edge T1 of φ, and the 11 changes the output from (0) to (1).
change to.

この（０）→（１）への変化は時刻を追って次段のラッ
チ１２．１３．・・・、１（２Ｎ−３）、１（２Ｎ−２
）へと伝わり、各ラッチの出力は時刻Ｔ２．Ｔ３．・・
・Ｊ　Ｔ２Ｎ−３１Ｔ２Ｎ−２に（０）→（１）へと変
化する。This change from (0) to (1) follows the time of the next stage latch 12.13. ..., 1(2N-3), 1(2N-2
), and the output of each latch is transmitted to time T2. T3.・・・
・J T2N-31 Changes from (0) to (1) in T2N-2.

時刻Ｔ。−Ｔ、−２の間は（２Ｎ−２）番目のラッチの
出力１（２Ｎ−２）１が（０）なのでＮＡＮＤ２０の出
力は（１）である。時刻Ｔ２Ｎ−２に全ての偶数番目の
ラッチの出力は（１）になり、ＮＡＮＤ２０の出力２０
０は（０）に変わる。Time T. Between -T and -2, the output 1 (2N-2)1 of the (2N-2)th latch is (0), so the output of the NAND 20 is (1). At time T2N-2, the outputs of all even-numbered latches become (1), and the output of NAND20 becomes 20.
0 changes to (0).

この出力２００の（０）を入力とする１１には次のφの
立ち上がりＴ　　でトリガがかかり、１１は出力をＮ−
１ （１トベ０）へと変化させる。11, which receives (0) of this output 200, is triggered at the next rising edge of φ, and 11 outputs N-
Change it to 1 (1 tobe 0).

この（１）→（０）への変化は時刻を追って次段のラッ
チ１２．１３．・・・、　１（２Ｎ−３）、１（２Ｎ−
２）へと伝わり、各ラッチの出力は順に（１）→（０）
へと変化する。This change from (1) to (0) follows the time of the next stage latch 12.13. ..., 1(2N-3), 1(2N-
2), and the output of each latch goes from (1) to (0) in order.
Changes to.

ここでφの波長をλ、振動数をνとすると、２Ｎ−２個
のラッチの出力とＮＡＮＤ２０の出力は各々立ち上がり
時刻が異なりパルス幅（Ｎ−１）λ、振動数ν■のパル
スになっており、これは１／Ｎ分周パルス信号である。Here, if the wavelength of φ is λ and the frequency is ν, the outputs of the 2N-2 latches and the output of the NAND20 each have different rise times and become pulses with a pulse width (N-1)λ and a frequency ν■. This is a 1/N frequency divided pulse signal.

第３図は本発明の別の実施例を示す構成図である。（Ｎ
−１）人力ゲートとしてＮＡＮＤゲート２０の代わりに
ＮＯＲゲート２０ａを用いたことが第１図の実施例と異
なる。FIG. 3 is a block diagram showing another embodiment of the present invention. (N
-1) This embodiment differs from the embodiment shown in FIG. 1 in that a NOR gate 20a is used instead of the NAND gate 20 as the manual gate.

次にこの実施例の動作について説明する。第４図は本発
明で用いている（２Ｎ−２）個のラッチ全てが立ち上が
りトリガ（クロック人力信号立ち上がりのタイミングで
出力信号が変わる）の場合である。Next, the operation of this embodiment will be explained. FIG. 4 shows a case where all (2N-2) latches used in the present invention are rise triggers (the output signal changes at the timing of the rise of the clock signal).

まず、Ｔｏで（２Ｎ−２）個のラッチ全てはリセット信
号３０によりリセットされ（２Ｎ−２）個のラッチ全て
の出力１１１〜１（２Ｎ−２）１が（０）になる。First, at To, all (2N-2) latches are reset by the reset signal 30, and the outputs 111 to 1 (2N-2)1 of all (2N-2) latches become (0).

時刻Ｔ。では偶数番目のラッチの出力は全て（０）なの
でＮ０Ｒ２０の出力２００は（１）である。この出力２
００の（１）を入力とする１１には次のφの立ち上がり
Ｔ１でトリガがかかり、１１は出力を（０）→（１）へ
と変化させる。Time T. Then, the outputs of the even-numbered latches are all (0), so the output 200 of N0R20 is (1). This output 2
11, which inputs (1) of 00, is triggered at the next rising edge T1 of φ, and 11 changes its output from (0) to (1).

この（０）→（１）への変化は時刻を追って次段のラッ
チ１２．１３．・・・、　１（２Ｎ−３）、１（２Ｎ−
２）へと伝わり、各ラッチの出力は時刻Ｔ２９　Ｔ３１
　”’ｌ　Ｔ２Ｎ−３１Ｔ２Ｎ−２に（０）−）（１）
へと変化する。This change from (0) to (1) follows the time of the next stage latch 12.13. ..., 1(2N-3), 1(2N-
2), and the output of each latch is at time T29 T31
”'l T2N-31T2N-2(0)-)(1)
Changes to.

時刻Ｔ２Ｋ””２に＋２の間２に番目のラッチの出力１
（２Ｋ）１が（１）になっているので、時刻Ｔ。−Ｔ２
Ｎの間、Ｎ０Ｒ２０の出力２００は（０）である。Output 1 of the second latch during time T2K""2+2
(2K)1 becomes (1), so time T. -T2
During N, the output 200 of N0R20 is (0).

時刻Ｔ２Ｎに第（２Ｎ−２）番目のラッチの出力が（１
）→（０）に変化すると全てのラッチの出力が（０）に
なり、Ｎ０Ｒ２０の出力２００は（０）→（１）に変わ
る。At time T2N, the output of the (2N-2)th latch becomes (1
)→(0), the outputs of all latches become (0), and the output 200 of N0R20 changes from (0)→(1).

この出力２００の（１）を入力とする１１には次のφの
立ち上がりＴ２Ｎ＋□でトリガがかかり、１１は出力を
（０）→（１）へと変化させる。11, which receives (1) of this output 200, is triggered at the next rising edge of φ, T2N+□, and 11 changes its output from (0) to (1).

この（０）→（１）への変化は時刻を追って次段のラッ
チ１２．１３．・・・、　１（２Ｎ−３）、１（２Ｎ−
２）へと伝わり、各ラッチの出力は順に（０）→（１）
へと変化する。This change from (0) to (1) follows the time of the next stage latch 12.13. ..., 1(2N-3), 1(2N-
2), and the output of each latch goes from (0) to (1) in order.
Changes to.

ここでφの波長をλ、振動数をッとすると、２Ｎ−２個
のラッチの出力とＮ０Ｒ２０の出力は各々立ち上がり時
刻が異なりパルス幅λ、振動数ν／Ｎのパルスになって
おり、これは１／Ｎ分周のパルス信号である。Here, if the wavelength of φ is λ and the frequency is T, then the outputs of 2N-2 latches and the output of N0R20 each have different rise times and are pulses with a pulse width λ and a frequency ν/N. is a pulse signal with frequency divided by 1/N.

（発明の効果） 以上説明してきたように、本発明は任意の繰り返し周期
、任意のデユーティ比を持つパルス信号入力に対し、前
記パルス信号を１／Ｎに分周したパルス信号を出力する
。ラッチとＮＡＮＤまたはＮＯＲを用いた簡単な回路構
成を採っているため従来より高周波のパルスの分周が可
能となる。(Effects of the Invention) As described above, the present invention outputs a pulse signal obtained by dividing the pulse signal by 1/N in response to an input pulse signal having an arbitrary repetition period and an arbitrary duty ratio. Since it has a simple circuit configuration using a latch and NAND or NOR, it is possible to divide higher frequency pulses than before.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図、第３図はそれぞれ本発明の実施例を示す構成図
、第２図、第４図はそれぞれ第１図、第３図の実施例の
動作説明図である。 図において、FIGS. 1 and 3 are block diagrams showing embodiments of the present invention, and FIGS. 2 and 4 are operation explanatory diagrams of the embodiments shown in FIGS. 1 and 3, respectively. In the figure,

Claims (1)

【特許請求の範囲】[Claims] （２Ｎ−２）個のラッチと（Ｎ−１）入力ＮＡＮＤまた
はＮＯＲゲートから成り、前記（Ｋ−１）番目のラッチ
の出力はＫ番目のラッチに入力し、前記奇数番目のラッ
チは分周しようとするパルス信号をトリガーとし前記偶
数番目のラッチは分周しようとするパルス信号の反転信
号をトリガーとし、前記（Ｎ−１）入力ＮＡＮＤまたは
ＮＯＲゲートは前記偶数番目ラッチの出力を入力とし、
前記１番目のラッチの入力は前記（Ｎ−１）入力ＮＡＮ
ＤまたはＮＯＲゲートの出力であり、前記（２Ｎ−２）
個のラッチのリセット端子にリセット信号が入力してい
ることを特徴とする１／Ｎ分周器。Consists of (2N-2) latches and (N-1) input NAND or NOR gates, the output of the (K-1)th latch is input to the K-th latch, and the odd-numbered latch is frequency-divided. The even-numbered latches are triggered by the pulse signal to be divided, the inverted signal of the pulse signal to be frequency-divided is used as the trigger, and the (N-1) input NAND or NOR gate receives the output of the even-numbered latch,
The input of the first latch is the (N-1) input NAN
D or NOR gate output, and the above (2N-2)
A 1/N frequency divider characterized in that a reset signal is input to reset terminals of latches.