JPS62205455A - ワンチツプキヤツシユメモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） この発明は、１チツプの集積回路内にディレクトリ、デ
ータメモリを内蔵する°ワンチップキャッジ、メモリに
関するものであり、特に複数個のワンチップキャッシュ
メモリを接続することによプ大容量のキャッシュメ七り
を実現することのできる拡張可能なワンチップキャッシ
ュメモリに関するものである。

（従来技術およびその問題点） プロセッサと主メモリとの間に小容量の高速なバッファ
メモリを設置することによシ、実効的な主メモリのアク
セス時間を高速化しうろことはコンピユーテイングサー
ベイ（Ｃｏａｘｐｕｔｌｎｇ　５ｕｒｖｅｙ　）１４巻
３号１９８２年４７３〜５３０ページに詳しく述べられ
ているように一般によく知られている。

この手法は通常キャッシュメ七りと呼ばれ、広く計算機
システムに使用されている。これは、計算機システム上
で実行されるプログラムのメモリアクセスにおいては局
所性があるという性質を利用したものであり、プロセッ
サから主メモリへのアクセスに際し、アクセスの行なわ
れ比ワードを含む一定サイズの連続し九記憶位ｔ（通常
これをブロックと呼ぶ）の内容を主記憶からキャッシュ
メモリに取５り込むことにより、メそリアクセスの大部
分は、高速なキャッシュメモリへのアクセスですみ、低
速な主記憶へのアクセスを少くすることができる。

キャッジ、メモリは、あとで詳しく述べるように、アド
レスレジスタ、データレジスタ、ブイレフ）　ＩＪ、デ
ータメモリ、制御回路等から構成されるが、従来はこれ
らは論理ゲート、メそり等の集積回路チップを組み合わ
せて＊Ｉ！Ｌされてい几。しかしながら集積回路におい
ては、チップ内では高速な論理動作、あるいはメモリ動
作が可能であるのに対して、信号線をチップ外に取シ出
す場合にはチップ外の信号線の枢動の九めにチップ内の
場合に比べて多大の遅延時間を費やしてしまうために、
キャッジ、メモリ全体としての処理速度を高めることが
困難であるという欠点がありｔ。

一方、集積回路技術の進歩によ＃）１チツグの集積度が
向上し九場合には、前述のキャッシュメモリ全体を１チ
ツプ内に格納することによシ、キャッシュメモリの性能
を格段に向上させることが可能となる。しかしながら、
キャッジ、メモリｔ−１チツプで実現する場合には集積
度の制限から必ずしもｌチップ内に十分な容量のキャッ
シュメモリを格納できるとは限らず、このような場合に
は。

複数のキャッジ、メモリチップを組み合わせて大容量の
キャッシュメモリを実現する必要がある。

このような場合にキャッジ、メモリの拡大の定めの倫理
回路をチップの外部に設けるとキャッシュメモリチップ
と外部論理回路との間で多大な遅延時間が必要となり、
ワンチップの場合に比べて検索、更新等の処理速度が低
下し、前述のキャッシュメモリをワンチップ化したこと
の長所が減じられることになる。

この発明は、前述の従来の方式の欠点を改善する之めに
なされ友もので、この発明の目的は処理速度の性能の低
下を引き起こすことなく複数のワンチップキャッシュメ
モリを組み合わせて大容量のキャッジ−メモリを実現す
ることができる拡張可能なワンチップキャッシュメモリ
を提供することにある。

（問題点を解決するための手段） この発明によるワンチ、ｆキャッシュメそりは、チップ
内に、キャッジ、メモリ内圧保持され゛ているブロック
を管理する九めのディレクトリ、ブロックデータを保持
するデータメモリ、およびＣＰＵから主記憶への誓込み
データを保持する書込パッファレゾスタを持ち、プロセ
ッサからキャッシュメモリへのメモリアクセス要求の通
信の九めの入出力端子として、メモリアクセスの要求、
完了信号等のための第一のアクセス制御信号端子、ｆｏ
セッサからのメモリアドレスのための第一のアドレス信
号端子、プロセッサとのデータのやりとりのための第一
のデータ信号端子、キャッシュメモリから主記憶との間
のメモリアクセス要求の通信の比めの入出力端子として
第二のアクセス制御信号端子、第二のアドレス信号端子
、第二のデータ信号端子、当該キャッシュメモリチップ
への前記プロセッサからのメモリアクセス要求が存幼で
あるかどうかを指定するｔめのキャッシュチッ７’Ｊ択
端子、書込みバッファレジスタに主記憶への誓込みが完
了せずまだデータが保持されていることを示す書込みバ
ッファビジー信号端子ｔ−持チ、前記キャッシュチップ
選択端子に値″ｒが印加されている場合にのみキャッシ
ュメモリとしての動作を行なうことができ、更に前記書
込みバッファビジー信号端子が″】＃のときプロセッサ
からのＪき込みを待ｔせるように構成されている。

このように構成されているからこのワンチッグキャッシ
ュメ七りの複数個を用いて、プロセッサからのメモリア
クセス要求制御信号Ｎ＆、アドレス線、データ線を各々
すべての前記複数回のワンチップキャッシュメモリの第
一のアクセス制御信号端子、第一のアドレスイぎ号端子
％第一のデータ信号端子に接続し、前記すべてのワンチ
ップキャッシュメモリの第二のアクセス制御信号端子、
第二のアドレス・１ざ号端子、第二のデータ信号端子を
、各々メモリアクセス要求制御信号線、アドレス線、デ
ータ線を介して主記憶に接続し、前記各ワンチップキャ
ッジ、メモリの前記キャッシュチッグ選択端子にはプロ
セッサからキャッシュチップ選択信号が排他的に印加さ
れ、前記各ワンチップキャッシュメモリの前記書込バッ
ファビシー１子が相互に接続することにより、プロセッ
サからのメモリアクセス要求に際して前記キャッシュチ
ップ選択信号で指定されｔワンチップキャッジ、メモリ
チップのみがキャッジ、メモリとじての動作を行ない、
特にプロセッサからのメモリ４込要求に対して何れか１
つのワンチップキャッシュメモリからメモリ畳込みを終
了しない限り次のメモリ４込要求を待たせることができ
る。このようにして複数のキャッジ、メモリを拡張し、
しかもこれらキャッジ−メモリの相互で混乱なく動作す
る。

（実施例） 構成 この発明の詳細な説明する。まず、この発明の実施例に
おけるキャッシュメモリチップの１成を第１図を参照し
て説明する。この実施例にひいてはキャッジ、メモリチ
ップは端子として電源１グランド、クロック等のための
端子（図示せず）と、プロセッサとの通信のための端子
として、プロセッサからのメモリへのアクセス要求の通
知およびキャッジ、メモリでのアクセスの完了通知のた
めのｆロセッテアクセス端子ＰＣ，メモリアドレスの通
知のためのプロセッサアドレス端子ＰＡ。

データのやりとりのためのプロセッサデータ端子ＰＤを
もち、主記憶との通信のための端子として、同様にメモ
リアクセス端子ＭＣ、メモリアドレス端子ＭＡ、メモリ
データ端子ＭＤをもつ。

これに加えてキャッシュメモリチップは、プロセッサか
らのメモリアクセス要求に際して動作を行すうべきキャ
ッシュメモリチップを指定するためのキャッシュチッグ
選択端子Ｃ８及び主記憶の書込みバッファレジスタにデ
ータがあることを示す。書込みバッファビジー信号端子
ＷＢｔ持つ。

プロセッサアドレス端子ＰＡはアドレスレジスタ１１の
入力側に接続されており、アドレスレジスタ１１のブロ
ックアドレス部の出力はディレクトリ１２に印加される
とともにメモリアドレス端子ＭＡにも印加されている。

アドレスレジスタ１１のブロック内ワードアドレス部の
出力は制御回路１３で生成されるワードアドレスととも
にブロック内ワードアドレスとしてデータメモリ１４に
印加されるとともにメモリアドレス端子ＭＡにも印加さ
れている。ディレクトリ１２の一致アドレス出力ＦＢＡ
はデータメモリ１４にブロックアドレスとして印加され
るとともにリプレースメント回路１５にも印ＤＯされて
いる。

リプレースメント回路１５で生成されたリプレースすべ
きデータメモリ１４上の１０ツクアドレスはディレクト
リ１２に書込みアドレスとして印加されている。ディレ
クトリ１２からの一致検出信号Ｆは制御回路１３に印」
されている。

プロセッサデータへ子ＰＤには読み出しデータレジスタ
１６の出力側および書込みバッファレジスタ１７の入力
側が接続されている。読み出しデータレジスタ１６０人
力にはデータメモリ１４からの読み出しデータが印加さ
れ、書込みバッファレジスタ１７の出力は書込みデータ
として書込みデータレジスタ１Ｂを経由してデータメモ
リ１４に印加されるとともにメモリデータ端子順にも印
加されている。書込みデータレジスタ１８は書込みバッ
ファレジスタ１７又はメモリデータ端子旧から書込みデ
ータを受けとる。キャッシュチッ７″選択端子Ｃ８は制
御回路１３に接続されている。ｆｏ’ｌＪ御回路１３は
プロセッサアクセス端子ＰＣから印加される中ヤッシ、
メモリの初期化要求、メモリへの書込み、読み出し要求
を受けて対応する処理を行なう几めの制御回路でちゃ、
ここで生成される主記憶へのアクセス要求はメモリアク
セス端子ＭＣに印加きれている。

動作 久にこの発明の冥施例におけるキャッシュメモリチップ
の動作を説明する。

読み出し処理 プロセッサＰからプロセッサアクセス端子ＰＣを介して
制御回路１３にメモリ読み出しの摺合が印加されると制
御回路１３はキャッシュチップ選択端子Ｃ８を調べ、こ
れＫ［０′＃が印刀されている場合にはこのキャッジ、
メモリチッｆＣでは何の動作も行なわない、キャッシュ
チッｆ選択端子Ｃ８に値″′１１が印加されている場合
にはプロセッサアドレス１子ＰＡＫ印加されているメモ
リアドレスをアドレスレジスタ１１にセットしたうえで
、このブロックアドレス部の値によシディレクトリ］２
を検索する。この検索で一致が検出された場合、即ち、
アクセスの要求のありたアドレスを含むブロックが自キ
ャッシュメモリ上に存在する場合にはディレクトリ１２
の出力する一致噴出アドレスＦＢＡによシリプレースメ
ント１Ｑｊｌｆ！１５を更新し、同じくディレクトリ１
２の出力するブロックアドレスＦＢＡおよびアドレスレ
ジスタ１１のブロック内ワードアドレスのｆｌｌをアド
レスとしてデータメモリ１４を読み出し、そのべみ出さ
れ７ｔ　（ｌｉｔ　金読み出しデータレジスタ１６に格
納したうえでプロセッサアクセス１子ＰＣにアクセスの
完了したことを知らせる信号を印加する。

ディレクトリ１２で一致が検出されない場合、即ちアク
セスの要求のろったアドレスを含むブロックが口中ヤッ
シュメモリ上に存在しない場合には、制御回路１３はグ
ロックのそのロードの友めに次の処理を行なう。

先ず、リプレースメント回路１５でリプレースすべきデ
ータメモリ１４上の１０ツクを決定し、これに対応する
ディレクトリ１２のエントリにアドレスレジスタ１１の
ブロックアドレス部の値をｆｌする。欠にアト９レスレ
ジスタ１１の１０ツクアドレス部の出力と制御回路１３
で生成するグロック内のワードアドレスをメモリアドレ
ス端子廊に、メモ’ＪＭみ出し要求をメモリアクセス端
子Ｍｅに印加することにより、主記憶を読み出し、メモ
リデータ端子即に読み出されたデータを書込みデータレ
ジスタ１８ｔ−介してデータメモリ１４に４Ｆ＠込む・
ブロック内に属する全ワードに対してこれを行なったの
ち、ディレクトリ１２にこのブロックが有効であること
を辻録することによジブロックのロードの処理が完了す
る＠この後で前述の千ヤッシ、メモリの絖み出しの処理
を再実行することによシプロセッサからの読み出しが行
なわれることになる。

書込み処理 主記憶への書込み要求がありた場合にはこの実施例では
次のような処理が行なわれる。即ち、アクセスｔｐから
ｆａセッ丈アクセス端子ＰＣを介して制御回路１３にメ
モリ書込みの指令が印加さｎると制御回路１３は千ヤッ
シュテッデ選択端子Ｃ８を調べこれに値”Ｏ”が印加さ
れている場合にはこのキャッシュメモリチップＣでは何
の動作も行なわない。千ヤッシ、ｆツブ選択端子Ｃ８に
値”ｌ“が印加されている場合にに誓込みバク７アビジ
ーイ５号端子日に“１−が印加されているかを調べ、＃
ｌ”が印加され°Ｃいる場合は”Ｏ“がＦ４Ｊ加される
のを待ってゾロｔツサアドレス燗子ＰＡに印加されてい
るメモリアドレスをアト９レスレジスタｉ１にセットし
、プロセッサデータ端子ＰＤに印加さｎている督込みデ
ータを・芽込みバッファレジスタ１７にセットし、プロ
セッサアクセス端子ＰＣにアクセスの完了したことを知
らせる信号を印加し、蓄込みバクファピジー信号を＃１
′にし、つまｐ端子前と＃１＃を印加し九うえで、アド
レスレジスタ１１の１０ツクアドレス部の１直によシデ
ィレクトリ１２を検索する。千ヤッシ、メモリで一致が
検出され九場合には、対応する牟ヤッシュメモリチップ
の員ｊ御回路１３は誓込みバッファレジスタ１７から書
込みデータレジスタ１８を経由してデータメモリ１４へ
の誓込みを行なうとともに主記憶に対しても書込みを行
なう。キャッジ、メモリで一致が検出されない場合には
、苧ヤッシ、メモリチップへのｆａミックロードに行な
わずに、＋、記憶へノ誓込みのみを行なう。これは、ア
ドレスレジスタ１１にセットされているアドレスをメモ
リアクセス端子風に、沓込みバッファレジスタ１７にセ
ットさｎている書込みデータをメモリデータ端子即に印
加したうえでメそリアクセス膚子ＭＣ）ζ対してメモリ
４込み要求を印加することによりおこなわれる。主記憶
への畜込みが完了すると端子前の督込みバク７アビノ一
１５号を１０１にする。

中ヤシュメモリシステム 次に第２図ｔ−参照してこの発明によるワンチップ千ヤ
ッシュメモリを用いた千ヤッシュメモリシステムの構成
ｔ″説明る。この実施例におＡてはキャッシュメモリシ
ステムは四１ｖＡのワンｆツデキャッシ、メモリのチッ
プ０８〜０４を用いて実′机され、ま九、メモリアクセ
ス要求の各チップへの成分は公知の方法によりメモリア
ドレスのＳ鵬な２ビツトを使用して行なわれるものとし
ている。

このためにプロセッサＰからのメモリアドレスの２ピク
トｂ、、ｂ、の出力はデコーダＤＣＤに印加され、デコ
ーダＤＣＤの４本の出方線の各々はキャッシュメモリｆ
ｙプＣ１ｔ　Ｃｘ　　＋、Ｃｇ　　＋　Ｃ４ノ平ヤッシ
＆デッグ選択端子Ｃ８に歳絖されている。

プロセッサＰからのアクセス＊１．求信号線、アドレス
信号線、データ信号線はすべての千ヤッシュメモリチッ
プＣ１ｔ　Ｃ！　　＊　ｃ、ｌ　Ｃ４の各々対応する端
子ＰＣ、ＰＡ　、　ＰＤ　Ｋ接続されておシ、同様にす
べてのキャッシュメモリｆｙプｃ１　＊　”ｔ　ｍ　Ｃ
Ｂ　＋０４のメモリアクセス端子ＭＣ、メモリアドレス
趨子凧、メモ９ｒ−タ喝子ＭＤは各々アクセス要求信号
線、アドレス信号線、データ信号線に接続され主記憶Ｍ
Ｍに接続され°Ｃいる。すべてのキャッシュメモリテッ
プＣ１＊　Ｃｔ　＋　Ｃｓ　ｔ　Ｃ４の蓄込みバクファ
ビノ一端子ＷＢは相互に接続されている。

このような構成にしてキャッシュメモリの容置に４ｔき
にすることにより、各キャッジ、メモリｔッグの分担す
べき主ｄピ憶の容置はキャッシュメモリチップ１個の場
合の４分の１となり千ヤツシュメモリにおい°Ｃ必要な
データが見いだされる確率を高めることができる事にな
る。

以上この発明の実施例について説明したが、この発明に
同一チップ上に尚該ｔツブの保持し°Ｃいる！ロック′
Ｉ＆：ｆ埋するｔめのディレクトリおよびブロックデー
タの保持のためのデータメモリを内蔵し、プロセッサか
らキャッシュメモリへのメモリアクセス要求の通信のた
めの入出力端子とし°Ｃ１メモリアクセスの要求、児Ｔ
侶号等の友めの第一のアクセス＋＋＋′ＩＩ御信号端子
、プロセッサからのメモリアドレスのための第一のアド
レス信号端子、プロセッサとのデータのヤリと９のため
の第一のデータ信号端子、キャッシュメモリから主記憶
との間のメモリアクセス４水のｉＷＩＭの九めの入出力
端子として第二のアクセス制御信号端子、第二のアドレ
ス信号端子、第二のデータ信号端子、当べ千ヤッシ、メ
モリチップへの前記プロセッサからのメモリアクセス安
水が有効であるかどうかを指足するための牟ヤツシ、ｆ
ツデ選択端子、ｆａセツテからメモリへのデータ全４１
込→中であることを示す誉込みバク７アビノ一端子を持
ち、前記キャッジ、ｆツデ選択端子に値”ｌ”が印カロ
されている場合にのみ千ヤッシュメモリとしての動作を
行なうことができかつプロセッサからメモリへのデータ
誉込要Ｘは簀込みバクファビノ一端子Ｋ　＋＋ｒ　ｏ”
が印加されている場合に完了できるＬ５に４成されてい
る。

このワンｔツ！キャッシュメモリの複数個を用いて、プ
ロセッサからのメモリアクセス要求制御信号線、アドレ
ス線、ｒ−ターを谷々すべての前記複数１１１のワ／デ
ッｆキャッジ、メモリの第一のアクセスＩｔＩｊ御信号
端子、第一のアドレス信号端子、第一のデータ信号端子
に接続し、前記すべてのワンｆ−ツブキャッシュメモリ
の第二のアクセス制御信号端子、４二のアドレス信号端
子、第二のデータｆ！ｒ号端子を、各々メモリアクセス
要求制御信号線、アドレス線、データ線を介して主記憶
に接続し、前記すべての書込みバッファビジー端子を相
互接続し、前記各ワンチップキャッシュメモリの前記千
ヤッシーチップ選択肩子にプロセッサからキャッジ＆チ
ップ選択信号を排他的に印加することにより、プロセッ
サからのメモリアクセス要求に際して前記キャッシュｆ
ツデ選択１−号で指定されたワンチップキャッジ、メモ
リチップのみが千ヤッシーメモリとしての動作を行ない
、荷にプロセッサからメモリへのデータ１込み袂求に総
てのワンｔツデ千ヤッシーメモリの誉込パクファピジー
信号が０−になって完了するようにしてキャッシュメモ
リシステムとして拡張できる。

この趣旨に背かぬかぎりいくつかの変形をすることがで
きることに明かでるろう。たとえば、ｔツブセレクトと
し゛Ｃ前記実施例ではメモリアドレス部の２ピツトによ
シ各キャッシュメモリチップへの割シ当てを行なう九が
、必ずしもこのようにする必要になくまた、この実施例
においてはプロセッサのメモリアドレスの全ビットをキ
ャッシュメモリチップに印加しているが、キャッシュメ
モリチップの振り分けに１！！用したアドレスの２ビツ
トについては必ずしも印加する必要にない。

更に前記実施例の説明においては発明の主旨とは直接関
係がないので制御回路１３の具体的な実現方法およびタ
イミング等も含めた二助作吟、たとえばメモリアクセス
要求、完了信号を端子に印加する虎めのダートの制御、
読み出し、書込みデータのデータ端子への印加、受け取
り等についても詳細な説明は省略し次が、これらは従来
知られている技術で実現できることは明力為でろろう６
−またこの実施例におけるディレクトリ１２％　　リプ
レースメント回路１５等も千ヤッシュメモリで採用する
マツピング方式に応じ九構成がなされるでろろａ またこの″Ｊ１．施例においては主記憶に一個のゾロ七
ツ丈が接続されるシングルプロセッサシス゛ｔムを想定
しているが、各々がこの発明によるキャッシュメモリを
備えているＯＩ敗個のプロセッサからなるマルチプロセ
ッサシステムにおいては谷！ロセッ丈のキャッシュメモ
リと主記憶との間での内容の一致を６１保するための考
慮が必要になるが、これについても従来知られている種
々の方式が適用できる。

（発明の幼果） 以上述べたようにこの発明によれば、キャッジ瓢メモリ
チップ内に葺込みバッファレジスタを設けると共に、書
込中は舊込みノ々ツファビノ一端子に”１６を出力する
ように構成しであるため、複数のキャッジ、メモリを並
列に接続し、これら苧ヤッシュメモリで混乱なく、主記
憶への書込みを行うことができ、またテップ選択端子ｔ
−備え、プロセッサからテップ選択端子に１″が与えら
れた場合のみそのチップが動作するようにされているた
め、複数の苧ヤッシュメモリを用いて拡張した！ヤツシ
ュメモリシステムとすることが容易にでき、かつ高速性
も失われることがない。

【図面の簡単な説明】

第１図はこの発明による苧ヤッシーメモリチップの一例
を示すブロック図、第２図はこの発明の千ヤッシュメモ
リｔツ：ｒｔ−複ａ個用いたキャッシュメモリシステム
を示すブロック図でめる。 １１・・・アドレス信号端子、１２・・・ディレクトリ
、１３・・・制御回路、１４・・・データメモリ、１５
・・・リプレースメント回路、１６・・・読み出しデー
タレジスタ、１７・・・誓込みバッファレジスタ、１８
・・・書込みデータレジスタ、ＭＣ・・・メモリアクセ
ス端子、ＭＡ・・・メモリアドレス端子、ＭＤ・・・メ
モリデータ端子、ＰＣ・・・プロセッテアクセス端子、
ＰＡ・・・プロセッサアドレス端子、　　ＦＤ・・・プ
ロセッテデータ端子、Ｃ８・・・チップ選択端子、ＷＢ
・・・書込バッファビジー端子、ＭＭ　・・・主記憶、
ＣＩ　＊ｃ、ｌ　ｃｓｅ　Ｃ４””キャッシュメモリチ
ップ、Ｐ・・・プロセラ？、ＤＣＤ・・・デコーダ。 申　１図 ヤ　２０

Claims (1)

【特許請求の範囲】
1. （１）同一チップ上に当該チップに保持しているブロッ
   クを管理するためのディレクトリおよびブロックデータ
   の保持のためのデータメモリ、プロセッサから主記憶へ
   の書込みデータを保持する書込みバッファレジスタを内
   蔵し、 プロセッサからキャッシュメモリへのメモリアクセス要
   求の通信のための入出力端子として、メモリアクセスの
   要求、完了信号等のための第一のアクセス制御信号端子
   、プロセッサからのメモリアドレスのための第一のアド
   レス信号端子、プロセッサとのデータのやりとりのため
   の第一のデータ信号端子を備え、 キャッシュメモリから主記憶との間のメモリアクセス要
   求の通信のための入出力端子として第二のアクセス制御
   信号端子、第二のアドレス信号端子第二のデータ信号端
   子を備え、 当該キャッシャメモリチップへの前記プロセッサからの
   メモリアクセス要求が有効であるかどうかを指定するた
   めのチップ選択端子と、 前記書込みバッファレジスタに書込みデータが保持され
   、前記プロセッサからのメモリ書込み要求に対してキャ
   ッシュメモリが主記憶へデータ書込み中であることを示
   す書込みバッファビジー信号が出力される書込みバッフ
   ァビジー端子とを持ち、 前記キャッシュチップ選択端子に値“１”が印加されて
   いる場合にのみキャッシュメモリとしての動作を行ない
   、メモリ書込み要求の場合前記書込みバッファビジー端
   子が“０”になるのを待って書込み要求を受け付けると
   同時にこの書込みバッファビジー端子に“１”を印加し
   前記主記憶へのデータ書込みが完了すると書込バッファ
   ビジー端子を“０”にするワンチップキャッシュメモリ
   。