JPS62197823A - 多能算術論理回路 - Google Patents
多能算術論理回路Info
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- JPS62197823A JPS62197823A JP62016339A JP1633987A JPS62197823A JP S62197823 A JPS62197823 A JP S62197823A JP 62016339 A JP62016339 A JP 62016339A JP 1633987 A JP1633987 A JP 1633987A JP S62197823 A JPS62197823 A JP S62197823A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の分野
この発明は電子式計算回路、更に具体的に云えば、比較
及び数値変換回路を持つ多能算術論理回路に関する。
及び数値変換回路を持つ多能算術論理回路に関する。
発明の背景
グラフィック処理装置の様な多数の高速電子装置では、
非常に多数の数学的な計算を行なわなければならない。
非常に多数の数学的な計算を行なわなければならない。
高速電子装置では、こういう計算を行なう時の時間が重
要である。従って、非常に高い速度でこの様な数学的な
機能を遂行し得る専用回路を設けることが望ましい。グ
ラフィックの分野では、浮動小数点数、固定小数点数及
び論理データに対する計算を行なうことが出来るこの様
な回路を設けることが特に望ましい。浮動小数点数を固
定小数点数に又はその逆に変換し得ることも望ましい。
要である。従って、非常に高い速度でこの様な数学的な
機能を遂行し得る専用回路を設けることが望ましい。グ
ラフィックの分野では、浮動小数点数、固定小数点数及
び論理データに対する計算を行なうことが出来るこの様
な回路を設けることが特に望ましい。浮動小数点数を固
定小数点数に又はその逆に変換し得ることも望ましい。
更に、２つの数の値を比較し、グラフィックスの環境内
にある物体を表示すべきかどうかを判断する為に、一連
のこの様な比較の値の変化を追跡することが出来ること
も望ましい。従来、こういう機能のあるものが専用集積
回路によって行なわれていた。典型的な回路は、ワイテ
ク・コーポレーションのＷＴＬ１０３３算術論理装置で
ある。然し、従来公知の集積論理回路は、グラフィック
ス処理装置に使う様に最適にはなっておらず、多くの望
ましい機能を持っていない。
にある物体を表示すべきかどうかを判断する為に、一連
のこの様な比較の値の変化を追跡することが出来ること
も望ましい。従来、こういう機能のあるものが専用集積
回路によって行なわれていた。典型的な回路は、ワイテ
ク・コーポレーションのＷＴＬ１０３３算術論理装置で
ある。然し、従来公知の集積論理回路は、グラフィック
ス処理装置に使う様に最適にはなっておらず、多くの望
ましい機能を持っていない。
従って、この発明の目的は、数変換回路、数比較回路、
及びグラフィックス・プロセッサで特に役立つ可視論理
回路を持つ高速のパイプライン構成の算術論理回路を提
供することである。、３００ナノ秒でこういう計算を行
なうことが出来、１０Ｍ１ｌｚのクロック周波数に於け
るスルーブツト速度が１００ナノ秒である集積回路に関
連してこの発明を説明する。
及びグラフィックス・プロセッサで特に役立つ可視論理
回路を持つ高速のパイプライン構成の算術論理回路を提
供することである。、３００ナノ秒でこういう計算を行
なうことが出来、１０Ｍ１ｌｚのクロック周波数に於け
るスルーブツト速度が１００ナノ秒である集積回路に関
連してこの発明を説明する。
図面全体にわたり、同様な部分には同じ参照数字を用い
ている。
ている。
発明の要約
この発明の好ましい実施例では、相互に関係を持つ４つ
の部分を有する１個の集積回路を提供する。これらは入
力部分、算術論理装置（Ａ Ｌ Ｕ）部分、シフト回路
部分及び出力部分である。
の部分を有する１個の集積回路を提供する。これらは入
力部分、算術論理装置（Ａ Ｌ Ｕ）部分、シフト回路
部分及び出力部分である。
入力部分がデータ及び制御信号を含む８３個の入力信号
を受取る。４８本の入力信号線を使って、一度に３２ビ
ツトか或いは一度に１６ビツトづつの時分割形式で、回
路に対するデータ入力を受取る。全ての入力信号が同じ
クロック周期の間に入力レジスタに一時的に貯蔵される
。
を受取る。４８本の入力信号線を使って、一度に３２ビ
ツトか或いは一度に１６ビツトづつの時分割形式で、回
路に対するデータ入力を受取る。全ての入力信号が同じ
クロック周期の間に入力レジスタに一時的に貯蔵される
。
回路のＡＬＵ部分は３２ビット固定小数点ＡＬＵ回路を
中心としている。多能回路に対する入力データは常にＡ
ＬＵ回路にＡ入力として入る。ＡＬＵ回路が使うＢ入力
の値はクリア可能なマルチプレクサにより、４つの内部
レジスタの内の１つから選ばれる。ＡＬＵ回路の出力か
ら、これらの４つの入力レジスタ並びにマスク・レジス
タのどれにでも書込むことが出来る。マスク・レジスタ
は、ＡＬＵ回路の出力からあるビットをクリアする為に
使うことが出来る。
中心としている。多能回路に対する入力データは常にＡ
ＬＵ回路にＡ入力として入る。ＡＬＵ回路が使うＢ入力
の値はクリア可能なマルチプレクサにより、４つの内部
レジスタの内の１つから選ばれる。ＡＬＵ回路の出力か
ら、これらの４つの入力レジスタ並びにマスク・レジス
タのどれにでも書込むことが出来る。マスク・レジスタ
は、ＡＬＵ回路の出力からあるビットをクリアする為に
使うことが出来る。
ＡＬＵ部分の中には、“Ａ″及び“Ｂ″の値を比較する
ことが出来る比較回路、グラフィックスの用途で物体が
見えるかどうかを判定する為に使われる可視論理回路、
及び２の補数の固定小数点数表示からＩ ＥＥＥで提唱
された３２ビット浮動小数点数表示又はその逆に数を変
換する為に使われる変換回路がある。
ことが出来る比較回路、グラフィックスの用途で物体が
見えるかどうかを判定する為に使われる可視論理回路、
及び２の補数の固定小数点数表示からＩ ＥＥＥで提唱
された３２ビット浮動小数点数表示又はその逆に数を変
換する為に使われる変換回路がある。
多能回路のシフト回路部分が、ＡＬＵ部分に続くレジス
タ（これはＢ入力を選択する４つの内部レジスタ又はマ
スク・レジスタと混同してはならない）からの入力を受
取る。ＡＬＵ部分からシフト回路部分への入力は、シフ
ト・コードによって定められた通りに、選択的に左又は
右へシフトさせることが出来る。このシフト・コードは
、利用者によって多能回路に対する入力として設定する
ことが出来るし、或いは数の表示を変換する時、変換部
分から取出される。
タ（これはＢ入力を選択する４つの内部レジスタ又はマ
スク・レジスタと混同してはならない）からの入力を受
取る。ＡＬＵ部分からシフト回路部分への入力は、シフ
ト・コードによって定められた通りに、選択的に左又は
右へシフトさせることが出来る。このシフト・コードは
、利用者によって多能回路に対する入力として設定する
ことが出来るし、或いは数の表示を変換する時、変換部
分から取出される。
シフト回路部分からの出力がマルチプレクサ及びフラグ
・レジスタに供給される。その出力がマルチプレクサに
結合される。フラグ・レジスタは、シフト回路部分の出
力を貯蔵し、他の出力と組合せて、データを詰込み又は
フラグ・ワードを発生することが出来る様にする。マル
チプレクサは、フラグ・レジスタのデータ又はシフト回
路部分の出力のどちらを出力部分に結合するかを選ぶ。
・レジスタに供給される。その出力がマルチプレクサに
結合される。フラグ・レジスタは、シフト回路部分の出
力を貯蔵し、他の出力と組合せて、データを詰込み又は
フラグ・ワードを発生することが出来る様にする。マル
チプレクサは、フラグ・レジスタのデータ又はシフト回
路部分の出力のどちらを出力部分に結合するかを選ぶ。
パイプライン構成の多能回路の最後の段が出力レジスタ
である。多能回路の３６個の出力の内の３５個がこのレ
ジスタから出て行く（可視フラグ信号ＶＩＳはルジスタ
・バンク早く出て行く）。
である。多能回路の３６個の出力の内の３５個がこのレ
ジスタから出て行く（可視フラグ信号ＶＩＳはルジスタ
・バンク早く出て行く）。
多能回路は固定小数点又は浮動小数点の数表示の何れか
で表わした数と共に、論理データにも作用し得る。浮動
小数点数を扱う時、この発明は！ＥＥＥの標準浮動小数
点形式を用いる。これは２３ビツトの仮数、８ビツトの
指数及び符号ビットで構成される。この形式では、２進
小数点はビット位置２２及び２３の間にあると了解され
ている。
で表わした数と共に、論理データにも作用し得る。浮動
小数点数を扱う時、この発明は！ＥＥＥの標準浮動小数
点形式を用いる。これは２３ビツトの仮数、８ビツトの
指数及び符号ビットで構成される。この形式では、２進
小数点はビット位置２２及び２３の間にあると了解され
ている。
浮動小数点数は次の内の１つの方法で表わされる。
１、指数がＯ以外であれば
数−［（−１） （符号） （指数−１２７）×
２ ×（１，データ）］ ２）指数が０であるが、データが０以外である（正規化
解除された数であることを示す）場合 数−［（−１） （符号） （−１２７）×２ ×（Ｏ，データ）］ ３、指数とデータの両方が０であれば 数−０，０ ４、指数がＦＦ１６であり、仮数がＯであれば数は（十
又は−）無限大と見なされる。
２ ×（１，データ）］ ２）指数が０であるが、データが０以外である（正規化
解除された数であることを示す）場合 数−［（−１） （符号） （−１２７）×２ ×（Ｏ，データ）］ ３、指数とデータの両方が０であれば 数−０，０ ４、指数がＦＦ１６であり、仮数がＯであれば数は（十
又は−）無限大と見なされる。
５、数がＦＦ１６であり、仮数が０以外であれば数は数
ではないと見なされる。
ではないと見なされる。
この発明の回路を簡単にする為に、正規化解除された数
は強制的に０にし、ＦＦ、ｏの指数を持つあらゆる数は
、符号ビットに応じて、強制的に（＋又は−）無限大に
する。
は強制的に０にし、ＦＦ、ｏの指数を持つあらゆる数は
、符号ビットに応じて、強制的に（＋又は−）無限大に
する。
固定小数点数では、データは２の補数の形式である。２
進小数点は、固定小数点数内のどこにあってもよいと仮
定する。然し、数学的な機能の為、Ａ及びＢ入力は同じ
２進小数点の場所を持つと仮定する。一方の数形式から
別の数形式に変換する際、２進小数点の場所を操作する
手段を設ける。
進小数点は、固定小数点数内のどこにあってもよいと仮
定する。然し、数学的な機能の為、Ａ及びＢ入力は同じ
２進小数点の場所を持つと仮定する。一方の数形式から
別の数形式に変換する際、２進小数点の場所を操作する
手段を設ける。
多能回路が固定小数点オーバフロー及びアンダーフロー
を表示する。固定小数点オーバフローは２通りの内の何
れかで起り得る。多能回路からの信号（ＡＬＵＯＦＬＷ
）出力が、オーバフローがＡＬＵ回路の加算器機能によ
って起ったものであるかどうかを表示する。固定小数点
データのオー。
を表示する。固定小数点オーバフローは２通りの内の何
れかで起り得る。多能回路からの信号（ＡＬＵＯＦＬＷ
）出力が、オーバフローがＡＬＵ回路の加算器機能によ
って起ったものであるかどうかを表示する。固定小数点
データのオー。
バフローの別の原因は、シフト回路部分である。
シフト回路部分が固定小数点数を左ヘシフトさせ、０し
か残らなくなると、オーバーフローが起る。
か残らなくなると、オーバーフローが起る。
回路はこのオーバフローにフラグをつけず、データも変
更されない。
更されない。
シフト回路部分が符号ビット以外の全てのデータ・ビッ
トをシフトによって出した時、固定小数点データのアン
ダーフローが起る。この場合の多能回路は、データ及び
符号をクリアする。シフト回路部分に於ける固定小数点
のアンダーフロー及びオーバフローは、数の変換の間も
起ることがあり、同じ様に取扱われる。
トをシフトによって出した時、固定小数点データのアン
ダーフローが起る。この場合の多能回路は、データ及び
符号をクリアする。シフト回路部分に於ける固定小数点
のアンダーフロー及びオーバフローは、数の変換の間も
起ることがあり、同じ様に取扱われる。
発明の詳細な説明
第１ａ図及び第１ｂ図はこの発明の全体的な多能算術論
理回路のブロック図である。この発明の好ましい実施例
の回路では、最終的な利用者の便宜の為に余分の回路が
つけ加えられている。こういう回路が存在することによ
って、この発明を制約するものと解してはならない。
理回路のブロック図である。この発明の好ましい実施例
の回路では、最終的な利用者の便宜の為に余分の回路が
つけ加えられている。こういう回路が存在することによ
って、この発明を制約するものと解してはならない。
この発明の好ましい実施例は８３本の入力信号線と３６
本の出力信号線を持っている。入力信号線は入力データ
に対する３２ビツト母線並びに入力データに対する時分
割１６ビツト母線を含む。
本の出力信号線を持っている。入力信号線は入力データ
に対する３２ビツト母線並びに入力データに対する時分
割１６ビツト母線を含む。
マルチプレクサ選択信号ＭＬＴＰＸが２つの入力母線の
どちらが選択されるかを決定する。
どちらが選択されるかを決定する。
８ビツト倍率入力母線が設けられている。その入力を使
ってシフト回路部分を制御する。更に、固定小数点から
浮動小数点への変換の為、倍率入力が発生された出力の
指数を決定する。浮動小数点から固定小数点への数の変
換では、倍率入力を２進小数点の位置が一貫性を持つ様
にし且つ所望の範囲に来る様にする為の根拠として使う
。
ってシフト回路部分を制御する。更に、固定小数点から
浮動小数点への変換の為、倍率入力が発生された出力の
指数を決定する。浮動小数点から固定小数点への数の変
換では、倍率入力を２進小数点の位置が一貫性を持つ様
にし且つ所望の範囲に来る様にする為の根拠として使う
。
入力制御信号には次に述べるものがある。
書込み・・・ＡＬＵ回路部分がデータを書込む５つの内
部レジスタの内の１つを決定する為に３つの信号がある
。
部レジスタの内の１つを決定する為に３つの信号がある
。
読取・・・ＡＬＵ回路のＢ入力にデータを供給する為に
、４つの内部レジスタのどれが選択されるかを定める為
に２つの信号線がある。
、４つの内部レジスタのどれが選択されるかを定める為
に２つの信号線がある。
ＴＥＳＴＳＥＬ・・・３本の信号線が、可視論理回路で
６つの可視試験の内のどれを行なうかを決定する。
６つの可視試験の内のどれを行なうかを決定する。
ＦＬＯＡＴ・・・この信号を使って、浮動小数点数の演
算を表示する。
算を表示する。
比較・・・比較信号が比較モードを作動する。Ａ入力が
、回路の４つの内部レジスタの内の１つに貯蔵された数
と比較される。比較動作が真になると、内部レジスタに
ある値（これは比較で使われた内部レジスタとは異なる
ことがある）が多能回路の第１のパイプライン段を通過
する。比較動作が虚偽になると、八入力の値が第１のパ
イプライン段を通過する。
、回路の４つの内部レジスタの内の１つに貯蔵された数
と比較される。比較動作が真になると、内部レジスタに
ある値（これは比較で使われた内部レジスタとは異なる
ことがある）が多能回路の第１のパイプライン段を通過
する。比較動作が虚偽になると、八入力の値が第１のパ
イプライン段を通過する。
ＦＮＳＥＬ・・・多能算術論理回路がどの機能を遂行す
るかを選択する為に、ＦＬＯＡＴ及び比較信号と共に４
つの信号が使われる。これらの６つの信号を種々の組合
せで復号して、最終的な利用者が希望する様に種々の回
路を付能する。
るかを選択する為に、ＦＬＯＡＴ及び比較信号と共に４
つの信号が使われる。これらの６つの信号を種々の組合
せで復号して、最終的な利用者が希望する様に種々の回
路を付能する。
ＥＮＦＬＶ・・・この信号は可視論理回路の「完全可視
」試験を付能する。これがＥＮＶＩ Ｓ信号と共に使わ
れて、特定の入力データに対してどんな試験を行なうか
を制御する。
」試験を付能する。これがＥＮＶＩ Ｓ信号と共に使わ
れて、特定の入力データに対してどんな試験を行なうか
を制御する。
ＥＮＶＩ Ｓ・・・この信号は可視論理回路の「可視」
試験を付能すると共に、ＥＮＦＬＶ信号と共に使われる
。
試験を付能すると共に、ＥＮＦＬＶ信号と共に使われる
。
５ＥＬＶＩＳ・・・この信号はシフト回路部分に対する
入力として「完全可視」フラグを選択する。
入力として「完全可視」フラグを選択する。
ＢＹＰＭＳＫ・・・この側路信号はマスク・レジスタを
作動又は不作動にする為に使われる。このレジスタの内
容を用いて、ＡＬＵ回路から出て来るビットをマスクす
ることが出来る。この信号は比較モードでは、又は可視
試験を選択する時には、−何の影響もない。
作動又は不作動にする為に使われる。このレジスタの内
容を用いて、ＡＬＵ回路から出て来るビットをマスクす
ることが出来る。この信号は比較モードでは、又は可視
試験を選択する時には、−何の影響もない。
５ＥＬＦＬＧ・・・この信号は多能算術論理回路の出力
としてフラグ・ワードを選択する。フラグ・ワード・レ
ジスタの内容が多能回路から出力される前に、シフト回
路部分の出力とこの内容の論理オアが形成される。
としてフラグ・ワードを選択する。フラグ・ワード・レ
ジスタの内容が多能回路から出力される前に、シフト回
路部分の出力とこの内容の論理オアが形成される。
ＬＤＦＬＧＷ・・・この信号は、シフト回路部分の出力
と現存のフラグ・ワードの内容を論理オアした結果をフ
ラグ・ワード・レジスタにロードする。
と現存のフラグ・ワードの内容を論理オアした結果をフ
ラグ・ワード・レジスタにロードする。
リセット・・この信号がフラグ・ワード・レジスタをク
リアし、可視論理回路の出力を「可視」及び「完全可視
」として設定する。
リアし、可視論理回路の出力を「可視」及び「完全可視
」として設定する。
保持・・・この信号は次のクロック・サイクルに対し、
新しい入力があっても、それを無視して、データ及び制
御信号を入力レジスタに保持する。
新しい入力があっても、それを無視して、データ及び制
御信号を入力レジスタに保持する。
多能回路の出力は、発生された出力数又はデータを構成
する３２ビツト幅の母線を含む。この他の出力として、
次の信号がある。
する３２ビツト幅の母線を含む。この他の出力として、
次の信号がある。
ＡＬＵＯＦＬＷ・・・これはＡＬＵ部分からのオーバフ
ロー信号であり、ＡＬＵの内部で固定小数点数を加算又
は減算する時にだけ意味がある。
ロー信号であり、ＡＬＵの内部で固定小数点数を加算又
は減算する時にだけ意味がある。
ＡＬＵＳ Ｉ ＧＮ・・・これはこの他の何等かのデー
タ処理によってそれが変更される前に、ＡＬＵ部分を実
際に出て行ったデータの符号である。
タ処理によってそれが変更される前に、ＡＬＵ部分を実
際に出て行ったデータの符号である。
ＣＭＴＲＵＥ・・・この信号は、ＡＬＵ部分で行なわれ
た比較動作によって真の結果になったことを示す。
た比較動作によって真の結果になったことを示す。
ＶＩＳ・・・この信号は一連の比較試験によって、グラ
フィックスの物体を表わす時、その入力データは、物体
が利用者によって選択されたグラフィック空間内で可視
である様になっていることを示す。この信号は、（多能
回路からの他の全ての出力信号の場合の様に）３クロツ
クの遅延ではなく、２クロツクだけの遅延の後に、回路
から出で行く。
フィックスの物体を表わす時、その入力データは、物体
が利用者によって選択されたグラフィック空間内で可視
である様になっていることを示す。この信号は、（多能
回路からの他の全ての出力信号の場合の様に）３クロツ
クの遅延ではなく、２クロツクだけの遅延の後に、回路
から出で行く。
第１ａ図及び第１ｂ図はこの発明の多能算術論理回路の
全体的な構成を示す。データはｒＦＩＸＪと記す１組の
信号線を介して一度に１６ビツトずつ、又はｒＦＬＯＡ
ＴＪと記した１組の信号線を介して一度に３２ビツトず
つ入力することが出来る。前者の場合、最初のクロック
周期の間、１６データ・ビットがラッチ１にストローブ
され、次のクロック周期の間、第２組の１６ビツトが、
ラッチ１にすでに貯蔵されている１６ビツトと共に、３
２ビツト・マルチプレクサ（ＭＵＸ）２を介して入力レ
ジスタ３に入力される。後者の場合、３２ビット全部が
マルチプレクサ２を介して入力レジスタ３に直接的に入
力される。マルチプレクサ２に対する入力がＭＬＴＰＸ
信号によって選択される。多能回路に対する他の全ての
制御入力も、入力レジスタ３に一時的に貯蔵される。
全体的な構成を示す。データはｒＦＩＸＪと記す１組の
信号線を介して一度に１６ビツトずつ、又はｒＦＬＯＡ
ＴＪと記した１組の信号線を介して一度に３２ビツトず
つ入力することが出来る。前者の場合、最初のクロック
周期の間、１６データ・ビットがラッチ１にストローブ
され、次のクロック周期の間、第２組の１６ビツトが、
ラッチ１にすでに貯蔵されている１６ビツトと共に、３
２ビツト・マルチプレクサ（ＭＵＸ）２を介して入力レ
ジスタ３に入力される。後者の場合、３２ビット全部が
マルチプレクサ２を介して入力レジスタ３に直接的に入
力される。マルチプレクサ２に対する入力がＭＬＴＰＸ
信号によって選択される。多能回路に対する他の全ての
制御入力も、入力レジスタ３に一時的に貯蔵される。
入力レジスタ３は、保持信号が前のクロック・サイクル
で入力レジスタ３を最初に通過した後、保持信号によっ
て不作動にすることが出来る。
で入力レジスタ３を最初に通過した後、保持信号によっ
て不作動にすることが出来る。
ＡＬＵ部分は簡単なブロック形の設計であって、好まし
い実施例では、次に述べる様な機能を遂行することが出
来る。
い実施例では、次に述べる様な機能を遂行することが出
来る。
データの種類 機 能
論 理 セット
〃 リセット
〃 Ａ
〃 Ｂ
〃 ＡアンドＢ
〃 ＡオアＢ
ｌ／ Ａ ＸＯＲＢ
Ｉ ＮＯＴ （Ａ）
固定小数点 Ａ
ｌ〆 −Ａ
〃 ＡＢＳ（Ａ）
〃 Ｂ
ｔｔ Ａ ＋ Ｂ
１／ −Ａ ＋ Ｂ
” Ａ ＦＩＸ−ＦＬＴ
” Ａ ＧＴ Ｂ
〃 Ａ ＬＥ Ｂ
Ｎ Ａ ＧＥ Ｂ
” ＡＬＴＢ
〃 Ａ ＥＱ Ｂ
” ＡＮＥＢ
浮動小数点 Ａ
〃 Ｂ
〃 ＡＢＳ （Ａ）
〃 ＡＢＳ （Ｂ）
〃 Ａ ＦＬＴ−ＦＩＸ
” Ａ ＧＴ ＢＩ
Ａ ＬＥ Ｂ Ｎ Ａ ＧＥ ＢＩ
Ａ ＬＴ Ｂ 〃 Ａ ＥＱ Ｂ ” ＡＮＥＢ 〃 −Ａ ＧＴ ＢＩ
−Ａ ＬＥ ＢＩ −Ａ
ＧＥ ＢＩ −Ａ ＬＴ Ｂ
Ｉ −Ａ ＥＱ ＢＩ
−Ａ ＮＥ Ｂ機能選択制御信号線の数を増や
すことにより、ニーで説明するＡＬＵの構成でこの他の
機能を遂行することが出来る。
Ａ ＬＥ Ｂ Ｎ Ａ ＧＥ ＢＩ
Ａ ＬＴ Ｂ 〃 Ａ ＥＱ Ｂ ” ＡＮＥＢ 〃 −Ａ ＧＴ ＢＩ
−Ａ ＬＥ ＢＩ −Ａ
ＧＥ ＢＩ −Ａ ＬＴ Ｂ
Ｉ −Ａ ＥＱ ＢＩ
−Ａ ＮＥ Ｂ機能選択制御信号線の数を増や
すことにより、ニーで説明するＡＬＵの構成でこの他の
機能を遂行することが出来る。
ＡＬＵ部分のＡＬＵ回路全体は６つの部分と５個の内部
レジスタで構成されている。これらの６つの部分の内、
４つがマルチプレクサである。第１図に示す様に、入力
レジスタ３からのデータ入力がセット／クリア可能な選
択マルチプレクサ４に結合され、このマルチプレクサが
桁上げルックアヘッド加算器５に結合される。選択マル
チプレクサ４は、復号されたＦＮＳＥＬ機能選択信号に
結合されているが、加算器５に対するデータ入力を変更
せずにおくか、反転するか、全部Ｏに設定するか或いは
全部１に設定するかを制御する。その後、選択マルチプ
レクサ４の出力が加算器５に結合される。加算器が２つ
の入力数（Ａ及びＢ）の和、この２つの入力に対する排
他的オア論理操作（ＸＯＲ） 、この２つの入力に対す
る論理オア操作（ＯＲ）、及びこの２つの入力に対する
論理アンド操作（ＡＮＤ）で構成された４つの自然の出
力を発生する。桁上げルックアヘッド加算器は周知であ
る。これらの４つの出力が４対１マルチプレクサ９に結
合され、これがＦＮＳＥＬ機能選択信号よって制御され
る。４対１マルチプレクサ９の出力が条件つきマスク回
路１０に結合され、このマスク回路が、ＢＹＰＭＳＫ信
号によって側路マスク・モードが選択されていなければ
、マルチプレクサ９の出力とマスク・レジスタ１１の内
容の論理アンドを形成する。側路マスク・モードが選択
されている場合、マルチプレクサ９からの出力は単に条
件つきマスク回路１０を通過して３対１マルチプレクサ
１２に送られる。３対１マルチプレクサ１２に対する他
の入力は、多能回路に対するもとのデータ入力と、内部
レジスタ・バンク１４にある４つの内部レジスタの内の
１つの出力である。３対１マルチプレクサ１２の出力が
中間レジスタ１３．４つの内部レジスタ（Ｗ、 Ｘ。
レジスタで構成されている。これらの６つの部分の内、
４つがマルチプレクサである。第１図に示す様に、入力
レジスタ３からのデータ入力がセット／クリア可能な選
択マルチプレクサ４に結合され、このマルチプレクサが
桁上げルックアヘッド加算器５に結合される。選択マル
チプレクサ４は、復号されたＦＮＳＥＬ機能選択信号に
結合されているが、加算器５に対するデータ入力を変更
せずにおくか、反転するか、全部Ｏに設定するか或いは
全部１に設定するかを制御する。その後、選択マルチプ
レクサ４の出力が加算器５に結合される。加算器が２つ
の入力数（Ａ及びＢ）の和、この２つの入力に対する排
他的オア論理操作（ＸＯＲ） 、この２つの入力に対す
る論理オア操作（ＯＲ）、及びこの２つの入力に対する
論理アンド操作（ＡＮＤ）で構成された４つの自然の出
力を発生する。桁上げルックアヘッド加算器は周知であ
る。これらの４つの出力が４対１マルチプレクサ９に結
合され、これがＦＮＳＥＬ機能選択信号よって制御され
る。４対１マルチプレクサ９の出力が条件つきマスク回
路１０に結合され、このマスク回路が、ＢＹＰＭＳＫ信
号によって側路マスク・モードが選択されていなければ
、マルチプレクサ９の出力とマスク・レジスタ１１の内
容の論理アンドを形成する。側路マスク・モードが選択
されている場合、マルチプレクサ９からの出力は単に条
件つきマスク回路１０を通過して３対１マルチプレクサ
１２に送られる。３対１マルチプレクサ１２に対する他
の入力は、多能回路に対するもとのデータ入力と、内部
レジスタ・バンク１４にある４つの内部レジスタの内の
１つの出力である。３対１マルチプレクサ１２の出力が
中間レジスタ１３．４つの内部レジスタ（Ｗ、 Ｘ。
Ｙ、Ｚと記す）のレジスタ・バンク１４、及びマスク・
レジスタ１１に結合される。ｗ、ｘ、ｙ及びＺレジスタ
は中間値を貯蔵する為に使われ、これに対してマスク・
レジスタ１１はマスク・データ・パターンを貯蔵する為
に使われる。書込み信号が、レジスタ・バンク１４にあ
るどのレジスタ及びマスク・レジスタ１１が、マルチプ
レクサ１２からの出力を貯蔵するかを制御する。レジス
タ・バンク１４の出力がクリア可能な４対１マルチプレ
クサ１５に結合され、その出力が読取信号によって選択
される。マルチプレクサ１５の出力が加算器５のＢ入力
に結合されると共に、３対１マルチプレクサ１２のＣ入
力に結合される。
レジスタ１１に結合される。ｗ、ｘ、ｙ及びＺレジスタ
は中間値を貯蔵する為に使われ、これに対してマスク・
レジスタ１１はマスク・データ・パターンを貯蔵する為
に使われる。書込み信号が、レジスタ・バンク１４にあ
るどのレジスタ及びマスク・レジスタ１１が、マルチプ
レクサ１２からの出力を貯蔵するかを制御する。レジス
タ・バンク１４の出力がクリア可能な４対１マルチプレ
クサ１５に結合され、その出力が読取信号によって選択
される。マルチプレクサ１５の出力が加算器５のＢ入力
に結合されると共に、３対１マルチプレクサ１２のＣ入
力に結合される。
上に述べた形式により、データを多能回路に入力し、Ａ
ＬＵ回路により演算して、マスク・レジスタ１１又はレ
ジスタ・バンク１４の何れかに貯蔵することが出来る。
ＬＵ回路により演算して、マスク・レジスタ１１又はレ
ジスタ・バンク１４の何れかに貯蔵することが出来る。
後に述べた場合、レジスタ・バンク１４にある任意のレ
ジスタを加算器５に対するＢ入力として使うことが出来
る。この為、図示の回路は入力データに対し、又は中間
の貯蔵されているデータに対し、加算、減算及び論理操
作を行なうことが出来る。
ジスタを加算器５に対するＢ入力として使うことが出来
る。この為、図示の回路は入力データに対し、又は中間
の貯蔵されているデータに対し、加算、減算及び論理操
作を行なうことが出来る。
中間レジスタ１３に貯蔵されたデータがシフト選択回路
１６に結合される。この回路は２つの機能を果す。１番
目の機能はクランプ機能であり、これは数の指数が０で
ある場合、浮動小数点数を０にクランプすると共に、指
数がＦＦ１Ｂに等しい場合、浮動小数点数を（＋又は−
）無限大にクランプする。シフト選択回路は、浮動小数
点に対する上位充填ビットをも発生して、仮数（これは
２３ビツトだけの長さである）を一杯の３２ビツトに埋
める。入力浮動小数点数が正であれば、充填ビットは“
０”に等しく、入力数が負であれば、“１“に等しい。
１６に結合される。この回路は２つの機能を果す。１番
目の機能はクランプ機能であり、これは数の指数が０で
ある場合、浮動小数点数を０にクランプすると共に、指
数がＦＦ１Ｂに等しい場合、浮動小数点数を（＋又は−
）無限大にクランプする。シフト選択回路は、浮動小数
点に対する上位充填ビットをも発生して、仮数（これは
２３ビツトだけの長さである）を一杯の３２ビツトに埋
める。入力浮動小数点数が正であれば、充填ビットは“
０”に等しく、入力数が負であれば、“１“に等しい。
固定小数点数及び論理データはシフト選択回路１６を変
更されずに通過する。
更されずに通過する。
シフト選択回路１６の出力が左右シフト回路１７に結合
される。シフト回路１７によって行なわれるシフトの大
きさが５ビツト・シフト・コード５ＨＣＤによって制御
され、シフトの方向がシフト符号信号５Ｉ（ＳＧＨによ
って制御される。更に、シフトの時、Ｏ又は１を充填ビ
ットとして示す為に、固定小数点データに関連して充填
（ＦＩＬＬ）信号が使われる。
される。シフト回路１７によって行なわれるシフトの大
きさが５ビツト・シフト・コード５ＨＣＤによって制御
され、シフトの方向がシフト符号信号５Ｉ（ＳＧＨによ
って制御される。更に、シフトの時、Ｏ又は１を充填ビ
ットとして示す為に、固定小数点データに関連して充填
（ＦＩＬＬ）信号が使われる。
シフト回路１７の出力がフラグ・レジスタ１８及び３対
１マルチプレクサ１９に結合される。フラグ・レジスタ
１８の出力が３対１マルチブレクサエ９の別の入力に結
合される。３対１マルチプレクサ１９に対する３番目の
入力は変換回路（後で第２図について説明する）から取
出した指数信号ＥＸＰと、シフト回路１７の出力からの
符号ビット、及びシフト回路１７の出力からのビット８
乃至３０で構成される。今述べた形式により、固定小数
点数を浮動小数点数に変換し、シフト回路１７で、最終
的に出力浮動小数点数の仮数を形成するビットのシフト
を行ない、出力浮動小数点数の指数を変換回路で計算す
る。
１マルチプレクサ１９に結合される。フラグ・レジスタ
１８の出力が３対１マルチブレクサエ９の別の入力に結
合される。３対１マルチプレクサ１９に対する３番目の
入力は変換回路（後で第２図について説明する）から取
出した指数信号ＥＸＰと、シフト回路１７の出力からの
符号ビット、及びシフト回路１７の出力からのビット８
乃至３０で構成される。今述べた形式により、固定小数
点数を浮動小数点数に変換し、シフト回路１７で、最終
的に出力浮動小数点数の仮数を形成するビットのシフト
を行ない、出力浮動小数点数の指数を変換回路で計算す
る。
３対１マルチプレクサ１９の出力が出力レジスタ２０に
結合されるが、これはＡＬＵオーバフロー信号ＡＬＵＯ
ＦＬＷ及びＡＬＵ符号信号ＡＬＵＳＩＧＮをも受取って
一時的に貯蔵する。
結合されるが、これはＡＬＵオーバフロー信号ＡＬＵＯ
ＦＬＷ及びＡＬＵ符号信号ＡＬＵＳＩＧＮをも受取って
一時的に貯蔵する。
フラグ・レジスタ１８がリセット信号及びフラグ・ワー
ド・ロード信号ＬＤＦＬＧＷによって制御され、これに
よってフラグ・レジスタ１８をクリアし、又はフラグ・
レジスタにシフト回路１７の出力をロードすることが出
来る。フラグ・ワード・レジスタの子爪ロードにより、
フラグ・ワード・レジスタのそれまでの内容とシフト回
路１７の各々の新しい出力の論理オアが形成される。こ
の為、フラグ・レジスタ１８の出力を使って、多能回路
の外部で使う為のフラグ・ワードを作る為又はデータを
パックする為に、データを貯蔵して組合せることが出来
る。
ド・ロード信号ＬＤＦＬＧＷによって制御され、これに
よってフラグ・レジスタ１８をクリアし、又はフラグ・
レジスタにシフト回路１７の出力をロードすることが出
来る。フラグ・ワード・レジスタの子爪ロードにより、
フラグ・ワード・レジスタのそれまでの内容とシフト回
路１７の各々の新しい出力の論理オアが形成される。こ
の為、フラグ・レジスタ１８の出力を使って、多能回路
の外部で使う為のフラグ・ワードを作る為又はデータを
パックする為に、データを貯蔵して組合せることが出来
る。
ＡＬＵ部分及びシフト回路部分の一部が第２図に詳しく
示す変換回路６ａ、６ｂである。この回路は２つのパイ
プライン部分を持っている。第１の部分が数を固定小数
点表示から浮動小数点表示に変換する。第２の部分が数
を浮動小数点表示から固定小数点表示に変換する。
示す変換回路６ａ、６ｂである。この回路は２つのパイ
プライン部分を持っている。第１の部分が数を固定小数
点表示から浮動小数点表示に変換する。第２の部分が数
を浮動小数点表示から固定小数点表示に変換する。
数を固定小数点から浮動小数点表示に変換する為、出発
点として指数入力が必要である。固定小数点数の先頭の
０に合せて、この指数を減少する。
点として指数入力が必要である。固定小数点数の先頭の
０に合せて、この指数を減少する。
変換すべき固定小数点数を最初に第１ａ図に示す加算器
５に結合し、この加算器で符号つきの大きさの形式に変
換する。これは、入力数が負である場合、その２の補数
を求めることによって行なわれる。この後、符号つきの
大きさの結果が加算器５の出力から第２図に示す優先順
位符号化回路３０に供給される。この回路は、従来周知
のものであるが、入力数にある先頭の０の数を決定する
。
５に結合し、この加算器で符号つきの大きさの形式に変
換する。これは、入力数が負である場合、その２の補数
を求めることによって行なわれる。この後、符号つきの
大きさの結果が加算器５の出力から第２図に示す優先順
位符号化回路３０に供給される。この回路は、従来周知
のものであるが、入力数にある先頭の０の数を決定する
。
優先順位符号化回路３０の出力が固定小数点シフト・コ
ードＳＣＢであり、これがＡＬＵ回路の出力（入力数の
２の補数の形）と共に、中間レジスタ１３に一時的に貯
蔵される。倍率入力を出発時の指数として使い、倍率シ
フト・コードＳＣＣとしてやはり中間レジスタに貯蔵す
る。倍率入力のビット５及び６のオアを形成して、シフ
ト回路１７をクリアする為に使うことが出来るクリア信
号ＣＬＲＣを形成する。固定小数点シフト・コードＳＣ
Ｂ及び中間レジスタ１３からの倍率シフト・コードＳＣ
Ｃが減算回路３１に結合され、その出力が、シフト回路
１７をクリアする為に使うことが出来るクリア信号ＣＬ
ＲＢと、第１ｂ図に示す３対１マルチプレクサ１９に結
合される新しい指数信号ＥＸＰである。固定小数点シフ
ト・コードＳＣＢ及び倍率シフト・コードＳＣＣがシフ
ト・コード選択マルチプレクサ３４にも直結になってい
る。選択マルチプレクサ３４の出力が制御信号としてシ
フト回路１７に結合される。選択マルチプレクサ３４が
、機能選択信号ＦＮＳＥＬ及びＦＬＯＡＴ信号から導出
された３つの信号によって制御され、選択マルチプレク
サ＄４に対するシフト・コード入力のどれがシフト回路
１７に結合されるかを決定する。
ードＳＣＢであり、これがＡＬＵ回路の出力（入力数の
２の補数の形）と共に、中間レジスタ１３に一時的に貯
蔵される。倍率入力を出発時の指数として使い、倍率シ
フト・コードＳＣＣとしてやはり中間レジスタに貯蔵す
る。倍率入力のビット５及び６のオアを形成して、シフ
ト回路１７をクリアする為に使うことが出来るクリア信
号ＣＬＲＣを形成する。固定小数点シフト・コードＳＣ
Ｂ及び中間レジスタ１３からの倍率シフト・コードＳＣ
Ｃが減算回路３１に結合され、その出力が、シフト回路
１７をクリアする為に使うことが出来るクリア信号ＣＬ
ＲＢと、第１ｂ図に示す３対１マルチプレクサ１９に結
合される新しい指数信号ＥＸＰである。固定小数点シフ
ト・コードＳＣＢ及び倍率シフト・コードＳＣＣがシフ
ト・コード選択マルチプレクサ３４にも直結になってい
る。選択マルチプレクサ３４の出力が制御信号としてシ
フト回路１７に結合される。選択マルチプレクサ３４が
、機能選択信号ＦＮＳＥＬ及びＦＬＯＡＴ信号から導出
された３つの信号によって制御され、選択マルチプレク
サ＄４に対するシフト・コード入力のどれがシフト回路
１７に結合されるかを決定する。
固定小数点から浮動小数点への変換モードでは、中間レ
ジスタ１３に貯蔵されている固定小数点シフト・コード
ＳＣＢにより、シフト回路１７が仮数から、先頭の０が
あれば、それを除く様にする。
ジスタ１３に貯蔵されている固定小数点シフト・コード
ＳＣＢにより、シフト回路１７が仮数から、先頭の０が
あれば、それを除く様にする。
中間レジスタ１３からのシフト・コード出力を求め、減
算回路３１によって倍率入力からそれを減算することに
よって計算される指数を、３対１マルチプレクサ１９で
シフト回路１７の出力と併合して、正しい浮動小数点数
を形成する。
算回路３１によって倍率入力からそれを減算することに
よって計算される指数を、３対１マルチプレクサ１９で
シフト回路１７の出力と併合して、正しい浮動小数点数
を形成する。
再び第２図について説明すると、数を浮動小数点表示か
ら固定小数点表示に変換するには、倍率入力を使って、
その結果書られる出力の２進小数点を揃える。この変換
には、浮動小数点数の仮数を（固定小数点表示から浮動
小数点表示に変換した時に２の補数を求めたのと同様に
）加算器５で２の補数の形にし、中間レジスタ１３に一
時的に貯蔵することが必要である。同時に、入力数のビ
ット２３乃至３０を減算回路３２で倍率入力から減算し
て、発生された固定小数点数を所望の範囲に定める。減
算回路３２の出力が２の補数の数であり、それが補数回
路３３（これは入力数が負である場合、その２の補数を
求めるだけである）によって符号つき大きさの数に変換
される。この結果書られる出力が浮動小数点シフト・コ
ードＳＣＡである。差の大きさが３１より大きいか、又
は減算回路３２からの指数入力が０である場合、クリア
信号ＣＬＲＡが発生される。これを使ってシフト回路１
７をクリアすることが出来る。その後、選択マルチプレ
クサ３４が浮動小数点シフト・コードＳＣＡをシフト回
路１７に結合し、シフト選択回路１６が２の補数の形の
入力数のビット位置０乃至２２をシフト回路１７に結合
する。シフト回路１７の入力の最上位の８ビツトがシフ
ト選択回路１６により、入力数の符号と同じ値に設定さ
れる。ビット位置２３は、ＩＥＥＥの３２ビット浮動小
数点数表示形式に固有の「見えない」ビットの値に設定
される。この為、入力数が正であれば、そのビット位置
を“１”にし、入力数が負であれば“Ｏ″にする（ただ
し、全ての仮数のビットがＯである場合、入力数の符号
に関係なく、「見えない」ビットは“１°に設定される
）。シフト回路１７に対する入力が浮動小数点シフト・
コードＳＣＡの分だけシフトさせられ、こうして変換を
完了する。倍率入力を調節することにより、利用者は含
意の２進小数点を出力数内のどこにでも「位置ぎめ」す
ることが出来る。
ら固定小数点表示に変換するには、倍率入力を使って、
その結果書られる出力の２進小数点を揃える。この変換
には、浮動小数点数の仮数を（固定小数点表示から浮動
小数点表示に変換した時に２の補数を求めたのと同様に
）加算器５で２の補数の形にし、中間レジスタ１３に一
時的に貯蔵することが必要である。同時に、入力数のビ
ット２３乃至３０を減算回路３２で倍率入力から減算し
て、発生された固定小数点数を所望の範囲に定める。減
算回路３２の出力が２の補数の数であり、それが補数回
路３３（これは入力数が負である場合、その２の補数を
求めるだけである）によって符号つき大きさの数に変換
される。この結果書られる出力が浮動小数点シフト・コ
ードＳＣＡである。差の大きさが３１より大きいか、又
は減算回路３２からの指数入力が０である場合、クリア
信号ＣＬＲＡが発生される。これを使ってシフト回路１
７をクリアすることが出来る。その後、選択マルチプレ
クサ３４が浮動小数点シフト・コードＳＣＡをシフト回
路１７に結合し、シフト選択回路１６が２の補数の形の
入力数のビット位置０乃至２２をシフト回路１７に結合
する。シフト回路１７の入力の最上位の８ビツトがシフ
ト選択回路１６により、入力数の符号と同じ値に設定さ
れる。ビット位置２３は、ＩＥＥＥの３２ビット浮動小
数点数表示形式に固有の「見えない」ビットの値に設定
される。この為、入力数が正であれば、そのビット位置
を“１”にし、入力数が負であれば“Ｏ″にする（ただ
し、全ての仮数のビットがＯである場合、入力数の符号
に関係なく、「見えない」ビットは“１°に設定される
）。シフト回路１７に対する入力が浮動小数点シフト・
コードＳＣＡの分だけシフトさせられ、こうして変換を
完了する。倍率入力を調節することにより、利用者は含
意の２進小数点を出力数内のどこにでも「位置ぎめ」す
ることが出来る。
多能算術論理回路が変換モードになっていない時、選択
マルチプレクサ３４に対して倍率シフト・コードＳＣＣ
入力を選択することにより、倍率入力がシフト回路１７
を直接的に制御することが出来る。倍率入力は符号つき
大きさの形式で入力される。シフト・コードＳＣＣが３
１より大きいと、シフト回路１７はその入力をシフトさ
せて完全に出してしまい、実効的にシフト回路をクリア
する。負の倍率入力は数を左にシフトさせ、正の倍率入
力は数を右にシフトさせる。左シフトでは、入力数の右
側にシフトして入る新しいビットは常にＯである。多能
回路の出力が固定小数点の結果になる場合（何等かの固
定小数点機能の為、又は浮動小数点から固定小数点への
変換の為）、符号が左シフトでは残され、右シフトでは
延長する。
マルチプレクサ３４に対して倍率シフト・コードＳＣＣ
入力を選択することにより、倍率入力がシフト回路１７
を直接的に制御することが出来る。倍率入力は符号つき
大きさの形式で入力される。シフト・コードＳＣＣが３
１より大きいと、シフト回路１７はその入力をシフトさ
せて完全に出してしまい、実効的にシフト回路をクリア
する。負の倍率入力は数を左にシフトさせ、正の倍率入
力は数を右にシフトさせる。左シフトでは、入力数の右
側にシフトして入る新しいビットは常にＯである。多能
回路の出力が固定小数点の結果になる場合（何等かの固
定小数点機能の為、又は浮動小数点から固定小数点への
変換の為）、符号が左シフトでは残され、右シフトでは
延長する。
出力が論理データと考えられる場合、最上位ビットは左
シフトでは自由にシフトして出て行き、右シフトではシ
フトによって０が入る。
シフトでは自由にシフトして出て行き、右シフトではシ
フトによって０が入る。
ＡＬＵ部分には比較回路７もある。この回路は数を比較
して分類することが出来る様にするが、可視回路８（後
で第４図について説明する）と関連しても使われる。比
較機能は、選ばれた試験の結果に基づいて、データ・ワ
ードと共に、この発明の回路から信号ＣＭＴＲＵＥを出
力する。例えば、ＡＬＵの機能“ＦＩＸ Ａ ＧＴ
Ｂ”が真であれば、比較出力信号ＣＭＴＲＵＥが論
理１に設定され、加算器５に対するＢ入力が多能算術論
理回路から出力される。結果が虚偽であれば、ＣＭＴＲ
ＵＥ信号が論理０に設定され、多能回路からへ入力が出
力される。そこで数を分類するには、この機能を何回も
実行し、その結果を連続的にレジスタ・バンク１４の１
つのレジスタに貯蔵する。
して分類することが出来る様にするが、可視回路８（後
で第４図について説明する）と関連しても使われる。比
較機能は、選ばれた試験の結果に基づいて、データ・ワ
ードと共に、この発明の回路から信号ＣＭＴＲＵＥを出
力する。例えば、ＡＬＵの機能“ＦＩＸ Ａ ＧＴ
Ｂ”が真であれば、比較出力信号ＣＭＴＲＵＥが論
理１に設定され、加算器５に対するＢ入力が多能算術論
理回路から出力される。結果が虚偽であれば、ＣＭＴＲ
ＵＥ信号が論理０に設定され、多能回路からへ入力が出
力される。そこで数を分類するには、この機能を何回も
実行し、その結果を連続的にレジスタ・バンク１４の１
つのレジスタに貯蔵する。
試験の終りに、分類される数の内の一番小さいデータ・
ワードがレジスタ・バンク１４に貯蔵されている。希望
によっては、多能回路に対する入力制御信号は、レジス
タ番バンク１４の何れかのレジスタに貯蔵されている数
が、Ａ及びＢ入力の間の比較結果に基づいて出力される
様に設定することが出来る。
ワードがレジスタ・バンク１４に貯蔵されている。希望
によっては、多能回路に対する入力制御信号は、レジス
タ番バンク１４の何れかのレジスタに貯蔵されている数
が、Ａ及びＢ入力の間の比較結果に基づいて出力される
様に設定することが出来る。
第３図は比較回路の簡単な回路図を示す。固定小数点数
及び浮動小数点数の両方を比較することが出来る様にな
っている。固定小数点データでは、回路は、２の１１ｉ
数の数基が連続的であること、従って、ＡＬＵ回路で８
入力からへ入力を減算しさえすればよいことを利用する
。結果が負であれば、ＡはＢより大きい筈である。結果
がＯであれば、ＡがＢに等しい。そのどちらの結果にも
ならなければ、ＡがＢより小さい。加算２；５の１つの
出力が信号ＥＱであり、これは２つの入力数が等しいこ
とを示す（これは２つの入力数の論理排他的オアを形成
することによって決定することが出来る）。加算器５か
らの別の出力信号ＺＥＲＯは、何れかの入力数がＯに等
しいと考えられること（即ち、指数がＯに等しいこと）
を示し、これは２つの入力数の指数の論理オアを形成す
ることによって決定することが出来る。これらの２つの
信号が比較回路７に入力される。
及び浮動小数点数の両方を比較することが出来る様にな
っている。固定小数点データでは、回路は、２の１１ｉ
数の数基が連続的であること、従って、ＡＬＵ回路で８
入力からへ入力を減算しさえすればよいことを利用する
。結果が負であれば、ＡはＢより大きい筈である。結果
がＯであれば、ＡがＢに等しい。そのどちらの結果にも
ならなければ、ＡがＢより小さい。加算２；５の１つの
出力が信号ＥＱであり、これは２つの入力数が等しいこ
とを示す（これは２つの入力数の論理排他的オアを形成
することによって決定することが出来る）。加算器５か
らの別の出力信号ＺＥＲＯは、何れかの入力数がＯに等
しいと考えられること（即ち、指数がＯに等しいこと）
を示し、これは２つの入力数の指数の論理オアを形成す
ることによって決定することが出来る。これらの２つの
信号が比較回路７に入力される。
固定小数点データを比較する為、第３図に示す回路の１
つの部分が、オア・ゲート４０を介して等しい信号ＥＱ
を受取る。ＥＱが“１”であれば、オア・ゲート４０の
出力信号ＥＱＵＡＬが“１″であり、比較される数が等
しいことを示す。入力Ａが入力Ｂよりも大きければ、ア
ンド・ゲート４１の出力が“１″であって、”Ｂ−Ａ“
の結果の符号ＳＲが負であることを示す（ＦＬＯＡＴ信
号の制御により、浮動小数点でない数が比較される時、
アンド・ゲート４１に対する他方の入力は常に“１＃で
ある）。
つの部分が、オア・ゲート４０を介して等しい信号ＥＱ
を受取る。ＥＱが“１”であれば、オア・ゲート４０の
出力信号ＥＱＵＡＬが“１″であり、比較される数が等
しいことを示す。入力Ａが入力Ｂよりも大きければ、ア
ンド・ゲート４１の出力が“１″であって、”Ｂ−Ａ“
の結果の符号ＳＲが負であることを示す（ＦＬＯＡＴ信
号の制御により、浮動小数点でない数が比較される時、
アンド・ゲート４１に対する他方の入力は常に“１＃で
ある）。
２つの制御信号５ＥＬＩ及び５ＥＬ２（ｒ比較」信号、
ＦＬＯＡＴ信号及び機能選択信号ＦＮＳＥＬから導き出
される）が２つのアンド・ゲート５０．５１に供給され
て、オア・ゲート５２に対する「等しい」信号ＥＱＵＡ
Ｌ及び「より大きい」信号ＢＧＴＡの結合を左右する。
ＦＬＯＡＴ信号及び機能選択信号ＦＮＳＥＬから導き出
される）が２つのアンド・ゲート５０．５１に供給され
て、オア・ゲート５２に対する「等しい」信号ＥＱＵＡ
Ｌ及び「より大きい」信号ＢＧＴＡの結合を左右する。
５ＥＬＩ信号だけが作用している場合、回路はＡがＢよ
り大きいかどうかを決定する。５ＥＬ２信号だけが作用
している場合、回路はＡがＢに等しいかどうかを決定す
る。両方の信号が作用していれば、オア・ゲート５２の
出力はＡがＢより大きいか又は等しいかどうかを示す。
り大きいかどうかを決定する。５ＥＬ２信号だけが作用
している場合、回路はＡがＢに等しいかどうかを決定す
る。両方の信号が作用していれば、オア・ゲート５２の
出力はＡがＢより大きいか又は等しいかどうかを示す。
オア・ゲート５２の出力が排他的ノア・ゲート５３及び
排他的オア・ゲート５４に結合される。３番目の制御信
号ＩＮＶが選択された機能の結果ＣＭＴＲＵＥ並びに選
択された機能の反転を発生する。残りの論理比較機能（
ＡがＢより小さいか等しい、ＡがＢに等しくない、及び
ＡがＢより小さい）は、これらの機能が、５ＥＬ１及び
５ＥＬ２信号によって制御される回路によって発生され
る他の３つの機能の補数であるから、制御信号ＩＮＶを
使うことによりて発生される。
排他的オア・ゲート５４に結合される。３番目の制御信
号ＩＮＶが選択された機能の結果ＣＭＴＲＵＥ並びに選
択された機能の反転を発生する。残りの論理比較機能（
ＡがＢより小さいか等しい、ＡがＢに等しくない、及び
ＡがＢより小さい）は、これらの機能が、５ＥＬ１及び
５ＥＬ２信号によって制御される回路によって発生され
る他の３つの機能の補数であるから、制御信号ＩＮＶを
使うことによりて発生される。
浮動小数点′数では、数基はビットが連続していない。
従って、単に差の符号ＳＲを検査したのでは十分ではな
い。従って、浮動小数点数（ＦＬ○ＡＴ信号によって表
わされる）を比較するとき、アンド・ゲート４１，４２
．４３が剰余の符号（ＳＲ）、Ａ入力の符号（ＳＡＮ）
、Ｂ入力の符号（ＳＢＮ）及びＺＥＲＯ信号（Ｆ Ｚ
）を組合せて、ＡがＢより大きいかどうかを決定する。
い。従って、浮動小数点数（ＦＬ○ＡＴ信号によって表
わされる）を比較するとき、アンド・ゲート４１，４２
．４３が剰余の符号（ＳＲ）、Ａ入力の符号（ＳＡＮ）
、Ｂ入力の符号（ＳＢＮ）及びＺＥＲＯ信号（Ｆ Ｚ
）を組合せて、ＡがＢより大きいかどうかを決定する。
更に、２つの数の指数が共に０である時、オア・ゲート
４０に対するＦＺ信号入力によって示される様に、数は
等しいと見なされる。残りの回路は、固定小数点数を比
較する時と同様に作用する。
４０に対するＦＺ信号入力によって示される様に、数は
等しいと見なされる。残りの回路は、固定小数点数を比
較する時と同様に作用する。
ＡＬＵ部分には可視論理回路８も含まれており、それが
第４図に詳しく示されている。グラフィックスの用途で
は、「可視」とは、視野が６つの境界平面（近、遠、左
、右、上、下）によって限定され、デカルト座標の原点
が区切られた区域の内側（典型的には中心）にあると云
う考えになっている。グラフィックス像は典型的には１
組の多角形から構成される。多り形は１組の数によって
限定されると見なすことが出来る。゛グラフィックスの
場合、多角形が選ばれた視野の中にあるかどうかを試験
する為、多角形を限定する全ての点を試験して、それら
が、視野を限定する６つの平面より大きいか小さいかを
調べなければならない。この実施例では、多角形の各点
は、選ばれた順序で、６つの平面全部に対して個別に試
験される。この試験の結果として、多角形は３つの種類
に分れる。
第４図に詳しく示されている。グラフィックスの用途で
は、「可視」とは、視野が６つの境界平面（近、遠、左
、右、上、下）によって限定され、デカルト座標の原点
が区切られた区域の内側（典型的には中心）にあると云
う考えになっている。グラフィックス像は典型的には１
組の多角形から構成される。多り形は１組の数によって
限定されると見なすことが出来る。゛グラフィックスの
場合、多角形が選ばれた視野の中にあるかどうかを試験
する為、多角形を限定する全ての点を試験して、それら
が、視野を限定する６つの平面より大きいか小さいかを
調べなければならない。この実施例では、多角形の各点
は、選ばれた順序で、６つの平面全部に対して個別に試
験される。この試験の結果として、多角形は３つの種類
に分れる。
完全可視（即ち、多角形の全ての点が視野の中にある）
、完全には可視でない（多角形の少なくとも若干の点が
視野の外に出る）及び不可視（多角形の全ての点が視野
の外にある）である。
、完全には可視でない（多角形の少なくとも若干の点が
視野の外に出る）及び不可視（多角形の全ての点が視野
の外にある）である。
第４図の回路はこういう試験を行なう。可視試験では、
行なうべき特定の試験が、復号器６０に結合されたＴＥ
ＳＴＳＥＬ信号線によって定められる。復号器の選択が
、６個のＤ形フリップフロップ６１の内の１つを選択す
る。このフリップフロップは何れも最初は論理１に設定
されており、その入力はそれ自身の出力をアンド・ゲー
ト６２を介して結合することによって構成され、このア
ンド・ゲートの他方の入力が比較回路７（第３図に示す
）のＣＭＴＲＵＥ出力である。事実上、各々の試験に対
し、フリップフロップ６１は比較試験の変化を追跡し、
その変化があれば、それをラッチする。この為、多角形
内の点を表わす数が比較回路７で、境界平面の適当な座
標を表わす第２の数と比較される。多角形の点が各々の
境界平面に対して逐次的に試験され（６回の試験）、特
定の境界平面に対するＣＭＴＲＵＥ信号が「虚ｆ為」で
あれば、関連するフリップフロップ６１の出力は（その
アンド・ゲート６２を介しての帰還により）論理Ｏにラ
ッチされ、多角形の試験された点が試験平面の内側にあ
る（従って可視である可能性がある）ことを示す。６つ
のフリップフロップ６１の全部の試験結果がオア・ゲー
ト６３に結合され、その出力がナンド・ゲート６４に結
合される。６つのフリップフロップ６１の全部か論理Ｏ
に変化すると、その時多角形の一部分が視野の中にあり
、これをＶＩＳ信号で示す。ＶＩＳ信号が中間レジスタ
１３に一時的に貯蔵され、次のクロック・サイクルで多
能回路から出力される。
行なうべき特定の試験が、復号器６０に結合されたＴＥ
ＳＴＳＥＬ信号線によって定められる。復号器の選択が
、６個のＤ形フリップフロップ６１の内の１つを選択す
る。このフリップフロップは何れも最初は論理１に設定
されており、その入力はそれ自身の出力をアンド・ゲー
ト６２を介して結合することによって構成され、このア
ンド・ゲートの他方の入力が比較回路７（第３図に示す
）のＣＭＴＲＵＥ出力である。事実上、各々の試験に対
し、フリップフロップ６１は比較試験の変化を追跡し、
その変化があれば、それをラッチする。この為、多角形
内の点を表わす数が比較回路７で、境界平面の適当な座
標を表わす第２の数と比較される。多角形の点が各々の
境界平面に対して逐次的に試験され（６回の試験）、特
定の境界平面に対するＣＭＴＲＵＥ信号が「虚ｆ為」で
あれば、関連するフリップフロップ６１の出力は（その
アンド・ゲート６２を介しての帰還により）論理Ｏにラ
ッチされ、多角形の試験された点が試験平面の内側にあ
る（従って可視である可能性がある）ことを示す。６つ
のフリップフロップ６１の全部の試験結果がオア・ゲー
ト６３に結合され、その出力がナンド・ゲート６４に結
合される。６つのフリップフロップ６１の全部か論理Ｏ
に変化すると、その時多角形の一部分が視野の中にあり
、これをＶＩＳ信号で示す。ＶＩＳ信号が中間レジスタ
１３に一時的に貯蔵され、次のクロック・サイクルで多
能回路から出力される。
可視論理回路の最後の部分が別のＤ形フリップフロップ
６５であり、その出力が最初は論理Ｏに設定される。こ
のフリップフロップ６５は、６つの境界平面の試験の何
れかを行なう時には、いつでも付能される。完全可視フ
リップフロップ６５の出力は、何れかのＣＭＴＲＵＥ信
号が「真」である（多角形の少なくとも１つの点が視野
の外にあることを示す）場合、論理１状態にセットされ
、ラッチされる。完全可視フリップフロップ６５の出力
がナンド・ゲート６４及びインバータ６６にも結合され
、このインバータの出力が「完全可視」信号ＦＶＩＳで
ある。完全可視フリップフロップ６５の出力が論理０で
ある限り、物体は「完全可視」及び「可視」であると考
えられる。
６５であり、その出力が最初は論理Ｏに設定される。こ
のフリップフロップ６５は、６つの境界平面の試験の何
れかを行なう時には、いつでも付能される。完全可視フ
リップフロップ６５の出力は、何れかのＣＭＴＲＵＥ信
号が「真」である（多角形の少なくとも１つの点が視野
の外にあることを示す）場合、論理１状態にセットされ
、ラッチされる。完全可視フリップフロップ６５の出力
がナンド・ゲート６４及びインバータ６６にも結合され
、このインバータの出力が「完全可視」信号ＦＶＩＳで
ある。完全可視フリップフロップ６５の出力が論理０で
ある限り、物体は「完全可視」及び「可視」であると考
えられる。
試験結果信号ＶＩＳ及びＦＶＩＳを適当に使うことによ
り、任意の多角形を試験して、それが完全可視であるか
、完全には可視でないか又は不可視であるかを調べるこ
とが出来る。
り、任意の多角形を試験して、それが完全可視であるか
、完全には可視でないか又は不可視であるかを調べるこ
とが出来る。
この発明を好ましい実施例について説明したが、以上の
説明がこの発明を制約するものと解してはならないこと
を承知されたい。これまでの説明から、当業者には、好
ましい実施例の種々の変更並びにこの発明のその他の実
施例が容易に考えられよう。例えば、この発明の基本回
路は非パイプライン形構成に容易に変えることが出来る
。従って、特許請求の範囲は、この発明の範囲内に含ま
れるこの様な全ての変更を包括するものであることを承
知されたい。
説明がこの発明を制約するものと解してはならないこと
を承知されたい。これまでの説明から、当業者には、好
ましい実施例の種々の変更並びにこの発明のその他の実
施例が容易に考えられよう。例えば、この発明の基本回
路は非パイプライン形構成に容易に変えることが出来る
。従って、特許請求の範囲は、この発明の範囲内に含ま
れるこの様な全ての変更を包括するものであることを承
知されたい。
第１ａ図及び第１ｂ図は多能算術論理回路の全体的なブ
ロック図、第２図はこの発明の変換直路の簡略ブロック
図、第３図はこの発明の比較回路の簡略ブロック図、第
４図はこの発明の可視論理回路の簡略ブロック図である
。
ロック図、第２図はこの発明の変換直路の簡略ブロック
図、第３図はこの発明の比較回路の簡略ブロック図、第
４図はこの発明の可視論理回路の簡略ブロック図である
。
Claims (1)
- 【特許請求の範囲】 １）モジュール形算術論理部分を持つ多能算術論理回路
に於て、入力数及び予め貯蔵されている数に作用して、
その和、論理オア、論理アンド及び論理排他的オアを発
生して出力する加算器回路と、該加算器回路に結合され
ていて、該加算器の出力の内の１つを選択的に出力する
加算器選択マルチプレクサと、該加算器選択マルチプレ
クサ及び加算器に結合されていて、加算器選択マルチプ
レクサの少なくとも１つの出力数を一時的に貯蔵すると
共に貯蔵されていた出力数を加算器回路に選択的に結合
する多重レジスタ及び選択器手段とを有する多能算術論
理回路。 ２）特許請求の範囲１）に記載した多能算術論理回路に
於て、更に、前記加算器回路に結合されていて、前記入
力数又は該入力数の逆数を前記加算器回路に選択的に出
力する入力マルチプレクサを有する多能算術論理回路。 ３）特許請求の範囲１）に記載した多能算術論理回路に
於て、前記加算器選択マルチプレクサ並びに多重レジス
タ及び選択器手段に結合されていて、前記加算器選択マ
ルチプレクサの出力と多重レジスタ及び選択器手段から
の数との論理アンドを選択的に発生して出力する条件つ
きマスク回路を有する多能算術論理回路。 ４）特許請求の範囲１）に記載した多能算術論理回路に
於て、前記多重レジスタ及び選択器手段がレジスタ・バ
ンク及びマルチプレクサで構成されている多能算術論理
回路。 ５）モジュール形算術論理部分を持つ多能算術論理回路
に於て、入力数又は該入力数の逆数を選択的に出力する
入力マルチプレクサと、前記入力数及び予め貯蔵されて
いる数に作用して、その和、論理オア、論理アンド及び
論理排他的オアを発生して出力する加算器回路と、該加
算器回路に結合されていて、前記加算器の１つの出力を
選択的に出力する加算器選択マルチプレクサと、該加算
器選択マルチプレクサ及び加算器に結合されていて、前
記加算器選択マルチプレクサの少なくとも１つの出力数
を一時的に貯蔵すると共に、貯蔵されている出力数を加
算器回路に選択的に結合する多重レジスタ及び選択器手
段と、前記加算器選択マルチプレクサ並びに多重レジス
タ及び選択器手段に結合されていて、前記加算器選択マ
ルチプレクサの出力と前記多重レジスタ及び選択器手段
からの数との論理アンドを選択的に発生して出力する条
件つきマスク回路とを有する多能算術論理回路。 ６）特許請求の範囲５）に記載した多能算術論理回路に
於て、前記加算器回路に結合された固定小数点数及び浮
動小数点数比較回路を有し、前記加算器回路は該加算器
回路に入力される２つの数の符号、２つの数の差の符号
、及び２つの数が等しいかどうかを表わす信号を出力し
、前記比較回路は、２つの数が等しいこと、一方の数が
他方の数より大きいこと又はその両方を表わす信号を選
択的に出力する多能算術論理回路。 ７）特許請求の範囲６）に記載した多能算術論理回路に
於て、前記比較回路が選ばれた出力関数の逆数をも表示
する多能算術論理回路。 ８）特許請求の範囲５）に記載した多能算術論理回路に
於て、前記比較回路に結合されていて、比較回路の一連
の出力を逐次的に試験し、一連の比較の内の何れかの出
力の変化並びに全ての比較の出力の変化を表示する可視
回路手段を有する多能算術論理回路。 ９）特許請求の範囲８）に記載した多能算術論理回路に
於て、前記可視回路手段の内、前記一連の比較を試験し
てその何れかの出力の変化を表示する部分がラッチで構
成されている多能算術論理回路。 １０）特許請求の範囲８）に記載した多能算術論理回路
に於て、前記可視回路手段の内、全ての比較を試験して
その出力の変化を表示する部分が多数のラッチで構成さ
れ、試験される一連の比較の内の各々の比較に対して１
つずつのラッチが設けられ、該ラッチの出力が論理オア
・ゲートに結合されている多能算術論理回路。 １１）パイプライン構成の多能算術論理回路に於て、入
力数及び制御指令を受取って一時的に貯蔵する入力パイ
プライン段と、該入力部分に結合されていて、前記入力
数及び予め貯蔵されている数に作用して、その和、論理
オア、論理アンド及び論理排他的オアを発生して出力す
る加算器回路、該加算器回路に結合されていて、該加算
器の１つの出力を選択的に出力する加算器選択マルチプ
レクサ、及び該加算器選択マルチプレクサ及び前記加算
器に結合されていて、前記加算器選択マルチプレクサの
少なくとも１つの出力数を一時的に貯蔵し、貯蔵されて
いる出力数を前記加算器回路に選択的に結合する多重レ
ジスタ及び選択器手段を含むモジュール形算術論理部分
と、該モジュー形算術論理部分に結合されていて、該部
分の出力を受取って一時的に貯蔵する出力パイプライン
段とを有するパイプライン構成の多能算術論理回路。 １２）特許請求の範囲１１）に記載したパイプライン構
成の多能算術論理回路に於て、前記入力段及び加算器回
路の間に結合されていて、前記入力数又は該入力数の逆
数を前記加算器回路に選択的に出力する入力マルチプレ
クサを有するパイプライン構成の多能算術論理回路。 １３）特許請求の範囲１１）に記載したパイプライン構
成の多能算術論理回路に於て、前記加算器選択マルチプ
レクサと多重レジスタ及び選択器手段とに結合されてい
て、前記加算器選択マルチプレクサの出力と前記多重レ
ジスタ及び選択器手段からの数との論理アンドを選択的
に発生して出力する条件つきマスク回路を有するパイプ
ライン構成の多能算術論理回路。 １４）特許請求の範囲１１）に記載したパイプライン構
成の多能算術論理回路に於て、前記多重レジスタ及び選
択器手段がレジスタ・バンク及びマルチプレクサで構成
されるパイプライン構成の多能算術論理回路。 １５）パイプライン構成の多能算術論理回路に於て、入
力数及び制御指令を受取って一時的に貯蔵する入力パイ
プライン段と、該入力部分に結合されていて、入力数及
び予め貯蔵されている数に作用して、その和、論理オア
、論理アンド及び論理排他的オアを発生して出力する加
算器回路、該加算器回路に結合されていて、加算器の１
つの出力を選択的に出力する加算器選択マルチプレクサ
、及び該加算器選択マルチプレクサ及び前記加算器に結
合されていて、前記加算器選択マルチプレクサの少なく
とも１つの出力数を一時的に貯蔵すると共に、貯蔵され
ていた出力数を加算器回路に選択的に結合する多重レジ
スタ及び選択器手段を含むモジュール形算術論理部分と
、該モジュー形算術論理部分に結合されていて、該部分
の出力を受取って一時的に貯蔵する中間パイプライン段
と、該中間パイプライン段の出力に結合されていて、前
記算術論理部分の出力を選択的にシフトさせるシフト回
路部分と、該シフト回路部分に結合されていて、該部分
の出力を受取って一時的に貯蔵する出力パイプ段とを有
するパイプライン構成の多能算術論理回路。 １６）特許請求の範囲１５）に記載したパイプライン構
成の多能算術論理回路に於て、前記シフト回路部分が、
浮動小数点数の選ばれビットをシフト回路の選ばれた入
力に送るシフト選択手段を含むパイプライン構成の多能
算術論理回路。 １７）特許請求の範囲１６）に記載したパイプライン構
成の多能算術論理回路に於て、前記シフト回路部分が、
前記シフト回路に結合されていて、該シフト回路の出力
の累積的な論理オアを発生するフラグ・レジスタと、前
記シフト回路部分及びフラグ・レジスタに結合されてい
て、その１つの出力を選択して出力する出力マルチプレ
クサとを有するパイプライン構成の多能算術論理回路。 １８）特許請求の範囲１５）に記載したパイプライン構
成の多能算術論理回路に於て、浮動小数点数を固定小数
点数に変換する数値変換回路手段を有し、該数値変換回
路手段は、入力浮動小数点数の指数ビット及び選ばれた
倍率入力に結合されていて、指数入力及び倍率入力の間
の差を決定する減算回路と、該減算回路の出力及び前記
中間パイプライン段に結合されていて、負の差を２の補
数の形式に変換してシフト・コードを発生する条件つき
２の補数変換回路とを有し、前記シフト・コードが前記
シフト回路部分に結合されて、入力浮動小数点数のシフ
トの方向と量を制御し、こうして所望の固定小数点数を
発生するパイプライン構成の多能算術論理回路。 １９）特許請求の範囲１５）に記載したパイプライン構
成の多能算術論理回路に於て、固定小数点数を浮動小数
点数に変換する数値変換回路手段を有し、該数値変換回
路手段は、前記加算器回路の出力及び前記中間パイプラ
イン段に結合されていて、入力の固定小数点数にある先
頭の０の数を決定し、こうしてシフト・コードを発生す
る優先順位符号化回路と、前記シフト・コード及び選ば
れた倍率入力に結合されていて、該シフト・コード及び
倍率入力の間の差を決定する減算回路とを有し、前記差
が変換された数に対する指数を構成し、前記シフト・コ
ードがシフト回路部分に結合されて、入力の固定小数点
数のシフトの方向と量を制御し、発生された指数及びシ
フトをした後の入力数を組合せて、所望の浮動小数点数
を形成するパイプライン構成の多能算術論理回路。 ２０）入力数及び制御指令を受取って一時的に貯蔵する
入力パイプライン段と、該入力段に結合されていて、前
記入力数又は該入力数の逆数を選択的に出力する入力マ
ルチプレクサ、該入力マルチプレクサに結合されていて
、前記入力数及び予め貯蔵されている数に作用して、そ
の和、論理オア、論理アンド及び論理排他的オアを発生
して出力する加算器回路、該加算器回路に結合されてい
て、該加算器の１つの出力を選択的に出力する加算器選
択マルチプレクサ、該加算器選択マルチプレクサ及び前
記加算器に結合されていて、加算器選択マルチプレクサ
の少なくとも１つの出力数を一時的に貯蔵すると共に貯
蔵されている出力数を加算器回路に選択的に結合する多
重レジスタ及び選択器手段、及び前記加算器選択マルチ
プレクサと多重レジスタ及び選択器手段に結合されてい
て、加算器選択マルチプレクサの出力と前記多重レジス
タ及び選択器手段からの数との論理アンドを選択的に発
生して出力する条件つきマスク回路を含むモジュール形
算術論理部分と、該モジュール形算術論理部分に結合さ
れていて、該部分の出力を受取って一時的に貯蔵する中
間パイプライン段と、該中間パイプライン段の出力に結
合されていて、前記算術論理部分の出力を選択的にシフ
トさせる様になっていて、浮動小数点数の選ばれたビッ
トをシフト回路の選ばれた入力に送るシフト選択手段、
前記シフト回路に結合されていて、前記シフト回路の出
力の累算的な論理オアを形成するフラグ・レジスタ、及
び前記シフト回路及びフラグ・レジスタに結合されてい
て、その１つの出力を選択して出力する出力マルチプレ
クサを含むシフト回路部分と、該シフト回路部分に結合
されていて、該部分の出力を受取って一時的に貯蔵する
出力パイプライン段とを有するパイプライン構成の多能
算術論理回路。 ２１）特許請求の範囲２０）に記載したパイプライン構
成の多能算術論理回路に於て、前記加算器回路に結合さ
れた固定小数点数及び浮動小数点数比較回路を有し、前
記加算器回路は該加算器回路に入力される２つの数の符
号、２つの数の差の符号、及び２つの数が等しいかどう
かを表わす信号を出力し、前記比較回路は、２つの数が
等しいこと、一方の数が他方の数より大きいこと又はそ
の両方を表わす信号を選択的に出力するパイプライン構
成の多能算術論理回路。 ２２）特許請求の範囲２１）に記載したパイプライン構
成の多能算術論理回路に於て、前記比較回路が選ばれた
出力関数の逆数をも表示するパイプライン構成の多能算
術論理回路。 ２３）特許請求の範囲２０）に記載したパイプライン構
成の多能算術論理回路に於て、前記比較回路に結合され
ていて、比較回路の一連の出力を逐次的に試験し、一連
の比較の内の何れかの出力の変化並びに全ての比較の出
力の変化を表示する可視回路手段を有するパイプライン
構成の多能算術論理回路。 ２４）特許請求の範囲２３）に記載したパイプライン構
成の多能算術論理回路に於て、前記可視回路手段の内、
前記一連の比較を試験してその何れかの出力の変化を表
示する部分がラッチで構成されているパイプライン構成
の多能算術論理回路。 ２５）特許請求の範囲２３）に記載したパイプライン構
成の多能算術論理回路に於て、前記可視回路手段の内、
全ての比較を試験してその出力の変化を表示する部分が
多数のラッチで構成され、試験される一連の比較の内の
各々の比較に対して１つずつのラッチが設けられ、該ラ
ッチの出力が論理オア・ゲートに結合されているパイプ
ライン構成の多能算術論理回路。 ２６）特許請求の範囲２０）に記載したパイプライン構
成の多能算術論理回路に於て、浮動小数点数を固定小数
点数に変換する数値変換回路手段を有し、該数値変換回
路手段は、入力浮動小数点数の指数ビット及び選ばれた
倍率入力に結合されていて、指数入力及び倍率入力の間
の差を決定する減算回路と、該減算回路の出力及び前記
中間パイプライン段に結合されていて、負の差を２の補
数の形式に変換してシフト・コードを発生する条件つき
２の補数変換回路とを有し、前記シフト・コードが前記
シフト回路部分に結合されて、入力浮動小数点数のシフ
トの方向と量を制御し、こうして所望の固定小数点数を
発生するパイプライン構成の多能算術論理回路。 ２７）特許請求の範囲２０）に記載したパイプライン構
成の多能算術論理回路に於て、固定小数点数を浮動小数
点数に変換する数値変換回路手段を有し、該数値変換回
路手段は、前記加算器回路の出力及び前記中間パイプラ
イン段に結合されていて、入力の固定小数点数にある先
頭の０の数を決定し、こうしてシフト・コードを発生す
る優先順位符号化回路と、前記シフト・コード及び選ば
れた倍率入力に結合されていて、該シフト・コード及び
倍率入力の間の差を決定する減算回路とを有し、前記差
が変換された数に対する指数を構成し、前記シフト・コ
ードがシフト回路部分に結合されて、入力の固定小数点
数のシフトの方向と量を制御し、発生された指数及びシ
フトをした後の入力数を出力マルチプレクサで組合せて
所望の浮動小数点数を形成するパイプライン構成の多能
算術論理回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/824,053 US4815021A (en) | 1986-01-30 | 1986-01-30 | Multifunction arithmetic logic unit circuit |
| US824053 | 1986-01-30 |
Publications (2)
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|---|---|
| JPS62197823A true JPS62197823A (ja) | 1987-09-01 |
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Family
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Family Applications (1)
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| JP (1) | JPS62197823A (ja) |
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