JPS59149539A - 固定小数点−浮動小数点変換装置 - Google Patents
固定小数点−浮動小数点変換装置Info
- Publication number
- JPS59149539A JPS59149539A JP58012527A JP1252783A JPS59149539A JP S59149539 A JPS59149539 A JP S59149539A JP 58012527 A JP58012527 A JP 58012527A JP 1252783 A JP1252783 A JP 1252783A JP S59149539 A JPS59149539 A JP S59149539A
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- JP
- Japan
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- fixed
- zero
- point
- digit
- point number
- Prior art date
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/74—Selecting or encoding within a word the position of one or more bits having a specified value, e.g. most or least significant one or zero detection, priority encoders
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M7/00—Conversion of a code where information is represented by a given sequence or number of digits to a code where the same, similar or subset of information is represented by a different sequence or number of digits
- H03M7/14—Conversion to or from non-weighted codes
- H03M7/24—Conversion to or from floating-point codes
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Complex Calculations (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明はデジタルデータ処理装置に係り、固定小数点数
から浮動小数点数への変換を行なう固定小数点−浮動小
数点変換装置に関する。
から浮動小数点数への変換を行なう固定小数点−浮動小
数点変換装置に関する。
従来は、この種の変換のために、マイクロプログラムま
たはユーザ命令の組み合せにより、固定小数点数に対す
る1桁毎のシフトとゼロ検出を繰シ返し、正規化された
浮動小数点数を求めていた。すなわち、従来の方法によ
れば、固定小数点数の上位から連続するゼロの桁数をソ
フトウェア操作により検出するために、処理時間が長く
かかる欠点があった。
たはユーザ命令の組み合せにより、固定小数点数に対す
る1桁毎のシフトとゼロ検出を繰シ返し、正規化された
浮動小数点数を求めていた。すなわち、従来の方法によ
れば、固定小数点数の上位から連続するゼロの桁数をソ
フトウェア操作により検出するために、処理時間が長く
かかる欠点があった。
本発明は上記事情に鑑みてなされたものでその目的は、
簡単なハードウェアを付加するだけで、仮数部の生成お
よび指数部の演算が容易に行なえ、もって固定小数点数
から浮動小数点数への変換操作の高速化が図れる固定小
数点−浮動小数点変換装置を提供することにある。
簡単なハードウェアを付加するだけで、仮数部の生成お
よび指数部の演算が容易に行なえ、もって固定小数点数
から浮動小数点数への変換操作の高速化が図れる固定小
数点−浮動小数点変換装置を提供することにある。
本発明はプライオリティエンコーダによシ固定小数点数
の最上位桁から連続するゼロの桁数(LZ )を求め、
この連続するゼロの桁数に従い、シフタにて前記固定小
数点数を左シフトすることにより仮数部を求める一方、
基準値から(前記プライオリティエンコー〆で求められ
た)前記連続するゼロの桁数を加算器で減じることによ
り指数部を求めるもので、このようにして求められfc
指数部と仮数部とによp正規化された浮動小数点数を得
るようにしたものである。
の最上位桁から連続するゼロの桁数(LZ )を求め、
この連続するゼロの桁数に従い、シフタにて前記固定小
数点数を左シフトすることにより仮数部を求める一方、
基準値から(前記プライオリティエンコー〆で求められ
た)前記連続するゼロの桁数を加算器で減じることによ
り指数部を求めるもので、このようにして求められfc
指数部と仮数部とによp正規化された浮動小数点数を得
るようにしたものである。
以下、本発明の一実施例を図面を参照して説明する。第
1図は固定小数点−浮動小数点変換装置の構成を示すも
ので、1は固定小数点数Fが保持されるレジスタである
。本実施例装置で取シ扱われる固定小数点数Fは第2図
のデータフォーマットに示される如く単精度(32ビ、
ット)データである。同様に本実施例装置により変換出
力される浮動小数点数も第3図のデータフォーマットに
示される如く単精度データである。浮動小数点数は16
進6桁(24ビツト)の仮数部M、7ビツトの指数部X
1および仮数部符号Sとから構成されている。指数部X
は40”16(添字の16は16進表現を示す)のバイ
アス表現により、X=″′40”16で0、X≧″41
”16で正、X≦″39”16で負の値を示す。なお、
第2図および第3図における記号Δは小数点位置を示す
ものである。
1図は固定小数点−浮動小数点変換装置の構成を示すも
ので、1は固定小数点数Fが保持されるレジスタである
。本実施例装置で取シ扱われる固定小数点数Fは第2図
のデータフォーマットに示される如く単精度(32ビ、
ット)データである。同様に本実施例装置により変換出
力される浮動小数点数も第3図のデータフォーマットに
示される如く単精度データである。浮動小数点数は16
進6桁(24ビツト)の仮数部M、7ビツトの指数部X
1および仮数部符号Sとから構成されている。指数部X
は40”16(添字の16は16進表現を示す)のバイ
アス表現により、X=″′40”16で0、X≧″41
”16で正、X≦″39”16で負の値を示す。なお、
第2図および第3図における記号Δは小数点位置を示す
ものである。
再び第1図を参照すると、21〜28は固定小数点数F
の対応する桁(4ビツト)のゼロ検出を行なうゼロ検出
回路、3はゼロ検出回路21〜28の各出力が入力され
る8人力3出力のプライオリティエンコーダである。プ
ライオリティエンコーダ3は固定小数点数Fの上位から
連続したゼロの桁数LZを出力する。4は基準値である
指数″’48’16からプライオリティエンコーダ3の
出力(LZ)を減する加算器、5はプライオリティエン
コーダ3の出力(LZ)をシフト数とし、レジスタ1の
出力(固定小数点数F)をシフトするシックである。シ
フタ5は1クロック周期で4nピツ)(n=0.l、・
・・7)の左シフトを行なうようになっている。6はL
Z=8すなわち固定小数点数Fが全てゼロであることを
検出するオールゼロ検出回路である。
の対応する桁(4ビツト)のゼロ検出を行なうゼロ検出
回路、3はゼロ検出回路21〜28の各出力が入力され
る8人力3出力のプライオリティエンコーダである。プ
ライオリティエンコーダ3は固定小数点数Fの上位から
連続したゼロの桁数LZを出力する。4は基準値である
指数″’48’16からプライオリティエンコーダ3の
出力(LZ)を減する加算器、5はプライオリティエン
コーダ3の出力(LZ)をシフト数とし、レジスタ1の
出力(固定小数点数F)をシフトするシックである。シ
フタ5は1クロック周期で4nピツ)(n=0.l、・
・・7)の左シフトを行なうようになっている。6はL
Z=8すなわち固定小数点数Fが全てゼロであることを
検出するオールゼロ検出回路である。
次に第1図の構成の動作を第4図のフローチャートを参
照して説明する。なお、以下の説明では固定小数点数F
は正数(S=O)であるものとする。また、結果の浮動
小数点数の符号Sについての説明は省略する。いま、レ
ジスタ1に固定小数点数Fが保持されているものとする
。
照して説明する。なお、以下の説明では固定小数点数F
は正数(S=O)であるものとする。また、結果の浮動
小数点数の符号Sについての説明は省略する。いま、レ
ジスタ1に固定小数点数Fが保持されているものとする
。
まずゼロ検出回路21〜28でレジスタ1に保持されて
いる固定小数点数Fの対応する桁(4ビツト)のゼロ検
出が行なわれる。ゼロ検出回路21〜28の各ゼロ検出
結果(111+ or″″0”)はプライオリティエン
コーダ3の対応する入力端子に導かれる。これによりプ
ライオリティエンコーダ3は固定小数点数Fの最上位桁
から連続したゼロの桁数LZを求める。また、ゼロ検出
回路21〜28の各ゼロ検出結果はオールゼロ検出回路
6にも導かれており、もしF=0(すなわち、プライオ
リティエンコーダ3の出力LZがLZ = 8 )のと
きには固定小数点数Fがオールゼロであることがオール
ゼロ検出回路6により検出される。これにより結果がゼ
ロとされるが、ゼロの生成に関しては説明を省略する。
いる固定小数点数Fの対応する桁(4ビツト)のゼロ検
出が行なわれる。ゼロ検出回路21〜28の各ゼロ検出
結果(111+ or″″0”)はプライオリティエン
コーダ3の対応する入力端子に導かれる。これによりプ
ライオリティエンコーダ3は固定小数点数Fの最上位桁
から連続したゼロの桁数LZを求める。また、ゼロ検出
回路21〜28の各ゼロ検出結果はオールゼロ検出回路
6にも導かれており、もしF=0(すなわち、プライオ
リティエンコーダ3の出力LZがLZ = 8 )のと
きには固定小数点数Fがオールゼロであることがオール
ゼロ検出回路6により検出される。これにより結果がゼ
ロとされるが、ゼロの生成に関しては説明を省略する。
プライオリティエンコーダ3の出力LZはシフタ5に導
かれる。しかして当該LZ(ゼロの桁数)をシフト数(
シフト桁数)とし、シフタ5により固定小数点数Fが左
シフトされる。この左シフト結果の上位24ビツトが仮
数部Mとなる。
かれる。しかして当該LZ(ゼロの桁数)をシフト数(
シフト桁数)とし、シフタ5により固定小数点数Fが左
シフトされる。この左シフト結果の上位24ビツトが仮
数部Mとなる。
なお左シフト時、右からはゼロがシフトインされる。ま
た、プライオリティエンコーダ3の出力LZ (ゼロの
桁数)は加算器4にも導かれる。
た、プライオリティエンコーダ3の出力LZ (ゼロの
桁数)は加算器4にも導かれる。
しかして加算器4により、固定小数点数Fの最上位桁が
ゼロでない場合の指数″’48”1g (基準値)から
ゼロの桁数(シフトした桁数)LZが減じられる。この
減算結果が指数部Xと彦る。
ゼロでない場合の指数″’48”1g (基準値)から
ゼロの桁数(シフトした桁数)LZが減じられる。この
減算結果が指数部Xと彦る。
なお、前記実施例では固定小数点数Fが正数である場合
について説明したが、負数の場合でも一旦正数へ変換す
る操作を追加すれば同様に処理できる。また前記実施例
では単精度(32ビツト)データに適用した場合につい
て説明したが、倍精度(64ビツト)データに対しても
同様に適用できる。更に浮動小数点データフォーマット
は、16進表現に限らず例えば2進表現のものにも応用
できる。
について説明したが、負数の場合でも一旦正数へ変換す
る操作を追加すれば同様に処理できる。また前記実施例
では単精度(32ビツト)データに適用した場合につい
て説明したが、倍精度(64ビツト)データに対しても
同様に適用できる。更に浮動小数点データフォーマット
は、16進表現に限らず例えば2進表現のものにも応用
できる。
以上詳述したように本発明によれば、簡単なハードウェ
アを付加するだけで固定小数点数から浮動小数点数への
変換操作が高速に行なえる。
アを付加するだけで固定小数点数から浮動小数点数への
変換操作が高速に行なえる。
第1図は本発明の一実施例を示すブロック構成図、第2
図および第3図は上記実施例で適用されるデータのフォ
ーマットを示すもので第2図は固定小数点数のデータフ
ォーマット、第3図は浮動小数点数のデータフォーマッ
ト、第4図は動作を説明するためのフローチャートであ
る。 21〜2B・・・ゼロ検出回路、3・・・プライオリテ
ィエンコーダ、4・・・加算器、5・・・シック。 出願人代理人 弁理士 鈴 江 武 彦第2図 第3図
図および第3図は上記実施例で適用されるデータのフォ
ーマットを示すもので第2図は固定小数点数のデータフ
ォーマット、第3図は浮動小数点数のデータフォーマッ
ト、第4図は動作を説明するためのフローチャートであ
る。 21〜2B・・・ゼロ検出回路、3・・・プライオリテ
ィエンコーダ、4・・・加算器、5・・・シック。 出願人代理人 弁理士 鈴 江 武 彦第2図 第3図
Claims (1)
- 固定小数点数の最上位桁から連続するゼロの桁数を求め
るプライオリティエンコーダと、前記ゼロの桁数に従っ
て前記固定小数点数を左シフトし、仮数部を求めるシフ
タと、基準値から前記ゼロの桁数を減じ、指数部を求め
る加算器とを具備し、前記固定小数点数から正規化され
た浮動小数点数を得ることを特徴とする固定小数点−浮
動小数点変換装置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58012527A JPS59149539A (ja) | 1983-01-28 | 1983-01-28 | 固定小数点−浮動小数点変換装置 |
US06/573,347 US4631696A (en) | 1983-01-28 | 1984-01-24 | Fixed-point data/floating-point data converting apparatus |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58012527A JPS59149539A (ja) | 1983-01-28 | 1983-01-28 | 固定小数点−浮動小数点変換装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS59149539A true JPS59149539A (ja) | 1984-08-27 |
Family
ID=11807797
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP58012527A Pending JPS59149539A (ja) | 1983-01-28 | 1983-01-28 | 固定小数点−浮動小数点変換装置 |
Country Status (2)
Country | Link |
---|---|
US (1) | US4631696A (ja) |
JP (1) | JPS59149539A (ja) |
Families Citing this family (40)
Publication number | Priority date | Publication date | Assignee | Title |
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- 1983-01-28 JP JP58012527A patent/JPS59149539A/ja active Pending
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- 1984-01-24 US US06/573,347 patent/US4631696A/en not_active Expired - Fee Related
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Also Published As
Publication number | Publication date |
---|---|
US4631696A (en) | 1986-12-23 |
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