JPS59149539A - 固定小数点−浮動小数点変換装置 - Google Patents

固定小数点−浮動小数点変換装置

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JPS59149539A
JPS59149539A JP58012527A JP1252783A JPS59149539A JP S59149539 A JPS59149539 A JP S59149539A JP 58012527 A JP58012527 A JP 58012527A JP 1252783 A JP1252783 A JP 1252783A JP S59149539 A JPS59149539 A JP S59149539A
Authority
JP
Japan
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fixed
zero
point
digit
point number
Prior art date
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Pending
Application number
JP58012527A
Other languages
English (en)
Inventor
Tsutomu Sakamoto
務 坂本
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
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Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
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Priority to US06/573,347 priority patent/US4631696A/en
Publication of JPS59149539A publication Critical patent/JPS59149539A/ja
Pending legal-status Critical Current

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    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
    • G06F7/74—Selecting or encoding within a word the position of one or more bits having a specified value, e.g. most or least significant one or zero detection, priority encoders
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M7/00—Conversion of a code where information is represented by a given sequence or number of digits to a code where the same, similar or subset of information is represented by a different sequence or number of digits
    • H03M7/14—Conversion to or from non-weighted codes
    • H03M7/24—Conversion to or from floating-point codes

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  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Complex Calculations (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明はデジタルデータ処理装置に係り、固定小数点数
から浮動小数点数への変換を行なう固定小数点−浮動小
数点変換装置に関する。
〔発明の技術的背景とその問題点〕
従来は、この種の変換のために、マイクロプログラムま
たはユーザ命令の組み合せにより、固定小数点数に対す
る１桁毎のシフトとゼロ検出を繰シ返し、正規化された
浮動小数点数を求めていた。すなわち、従来の方法によ
れば、固定小数点数の上位から連続するゼロの桁数をソ
フトウェア操作により検出するために、処理時間が長く
かかる欠点があった。
〔発明の目的〕
本発明は上記事情に鑑みてなされたものでその目的は、
簡単なハードウェアを付加するだけで、仮数部の生成お
よび指数部の演算が容易に行なえ、もって固定小数点数
から浮動小数点数への変換操作の高速化が図れる固定小
数点−浮動小数点変換装置を提供することにある。
〔発明の概要〕
本発明はプライオリティエンコーダによシ固定小数点数
の最上位桁から連続するゼロの桁数（ＬＺ　）を求め、
この連続するゼロの桁数に従い、シフタにて前記固定小
数点数を左シフトすることにより仮数部を求める一方、
基準値から（前記プライオリティエンコー〆で求められ
た）前記連続するゼロの桁数を加算器で減じることによ
り指数部を求めるもので、このようにして求められｆｃ
指数部と仮数部とによｐ正規化された浮動小数点数を得
るようにしたものである。
〔発明の実施例〕
以下、本発明の一実施例を図面を参照して説明する。第
１図は固定小数点−浮動小数点変換装置の構成を示すも
ので、１は固定小数点数Ｆが保持されるレジスタである
。本実施例装置で取シ扱われる固定小数点数Ｆは第２図
のデータフォーマットに示される如く単精度（３２ビ、
ット）データである。同様に本実施例装置により変換出
力される浮動小数点数も第３図のデータフォーマットに
示される如く単精度データである。浮動小数点数は１６
進６桁（２４ビツト）の仮数部Ｍ、７ビツトの指数部Ｘ
１および仮数部符号Ｓとから構成されている。指数部Ｘ
は４０”１６（添字の１６は１６進表現を示す）のバイ
アス表現により、Ｘ＝″′４０”１６で０、Ｘ≧″４１
”１６で正、Ｘ≦″３９”１６で負の値を示す。なお、
第２図および第３図における記号Δは小数点位置を示す
ものである。
再び第１図を参照すると、２１〜２８は固定小数点数Ｆ
の対応する桁（４ビツト）のゼロ検出を行なうゼロ検出
回路、３はゼロ検出回路２１〜２８の各出力が入力され
る８人力３出力のプライオリティエンコーダである。プ
ライオリティエンコーダ３は固定小数点数Ｆの上位から
連続したゼロの桁数ＬＺを出力する。４は基準値である
指数″’４８’１６からプライオリティエンコーダ３の
出力（ＬＺ）を減する加算器、５はプライオリティエン
コーダ３の出力（ＬＺ）をシフト数とし、レジスタ１の
出力（固定小数点数Ｆ）をシフトするシックである。シ
フタ５は１クロック周期で４ｎピツ）（ｎ＝０．ｌ、・
・・７）の左シフトを行なうようになっている。６はＬ
Ｚ＝８すなわち固定小数点数Ｆが全てゼロであることを
検出するオールゼロ検出回路である。
次に第１図の構成の動作を第４図のフローチャートを参
照して説明する。なお、以下の説明では固定小数点数Ｆ
は正数（Ｓ＝Ｏ）であるものとする。また、結果の浮動
小数点数の符号Ｓについての説明は省略する。いま、レ
ジスタ１に固定小数点数Ｆが保持されているものとする
。
まずゼロ検出回路２１〜２８でレジスタ１に保持されて
いる固定小数点数Ｆの対応する桁（４ビツト）のゼロ検
出が行なわれる。ゼロ検出回路２１〜２８の各ゼロ検出
結果（１１１＋　ｏｒ″″０”）はプライオリティエン
コーダ３の対応する入力端子に導かれる。これによりプ
ライオリティエンコーダ３は固定小数点数Ｆの最上位桁
から連続したゼロの桁数ＬＺを求める。また、ゼロ検出
回路２１〜２８の各ゼロ検出結果はオールゼロ検出回路
６にも導かれており、もしＦ＝０（すなわち、プライオ
リティエンコーダ３の出力ＬＺがＬＺ　＝　８　）のと
きには固定小数点数Ｆがオールゼロであることがオール
ゼロ検出回路６により検出される。これにより結果がゼ
ロとされるが、ゼロの生成に関しては説明を省略する。
プライオリティエンコーダ３の出力ＬＺはシフタ５に導
かれる。しかして当該ＬＺ（ゼロの桁数）をシフト数（
シフト桁数）とし、シフタ５により固定小数点数Ｆが左
シフトされる。この左シフト結果の上位２４ビツトが仮
数部Ｍとなる。
なお左シフト時、右からはゼロがシフトインされる。ま
た、プライオリティエンコーダ３の出力ＬＺ　（ゼロの
桁数）は加算器４にも導かれる。
しかして加算器４により、固定小数点数Ｆの最上位桁が
ゼロでない場合の指数″’４８”１ｇ　（基準値）から
ゼロの桁数（シフトした桁数）ＬＺが減じられる。この
減算結果が指数部Ｘと彦る。
なお、前記実施例では固定小数点数Ｆが正数である場合
について説明したが、負数の場合でも一旦正数へ変換す
る操作を追加すれば同様に処理できる。また前記実施例
では単精度（３２ビツト）データに適用した場合につい
て説明したが、倍精度（６４ビツト）データに対しても
同様に適用できる。更に浮動小数点データフォーマット
は、１６進表現に限らず例えば２進表現のものにも応用
できる。
〔発明の効果〕
以上詳述したように本発明によれば、簡単なハードウェ
アを付加するだけで固定小数点数から浮動小数点数への
変換操作が高速に行なえる。
【図面の簡単な説明】
第１図は本発明の一実施例を示すブロック構成図、第２
図および第３図は上記実施例で適用されるデータのフォ
ーマットを示すもので第２図は固定小数点数のデータフ
ォーマット、第３図は浮動小数点数のデータフォーマッ
ト、第４図は動作を説明するためのフローチャートであ
る。 ２１〜２Ｂ・・・ゼロ検出回路、３・・・プライオリテ
ィエンコーダ、４・・・加算器、５・・・シック。 出願人代理人　　弁理士　鈴　江　武　彦第２図 第３図

Claims (1)

    【特許請求の範囲】
  1. 固定小数点数の最上位桁から連続するゼロの桁数を求め
    るプライオリティエンコーダと、前記ゼロの桁数に従っ
    て前記固定小数点数を左シフトし、仮数部を求めるシフ
    タと、基準値から前記ゼロの桁数を減じ、指数部を求め
    る加算器とを具備し、前記固定小数点数から正規化され
    た浮動小数点数を得ることを特徴とする固定小数点−浮
    動小数点変換装置。
JP58012527A 1983-01-28 1983-01-28 固定小数点−浮動小数点変換装置 Pending JPS59149539A (ja)

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JP58012527A JPS59149539A (ja) 1983-01-28 1983-01-28 固定小数点−浮動小数点変換装置
US06/573,347 US4631696A (en) 1983-01-28 1984-01-24 Fixed-point data/floating-point data converting apparatus

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