JPS62192846A - Bus switching control system - Google Patents

Abstract

PURPOSE:To continue a data transfer even if the performance is deteriorated to some extent, by selecting a bus width corresponding to the performance of an adaptor, and also, designating the used byte of a bus. CONSTITUTION:In case of requesting a data transfer from an adaptor to a main memory device 4, as for an adaptor #A, a 16-bit bus is used, and the data transfer is executed by using one item numbers 1-6, and if an 8-bit bus is used by some reason, the data transfer is executed by using either one of item numbers 7-14. As for an adaptor #B, the data transfer is executed by an 8-bit bus width, but which byte is used is determined at the time of a design, and it is executed by fixing to either one of the item numbers 7-10 or the item numbers 11-14. In this way, the adaptor #A can transfer a data to the main memory device 4 by using optionally the bus of an 8-bit width or a 16-bit width as well.

Description

【発明の詳細な説明】 ［１既　　要］ 中央処理装置、主記４．９装置およびアダプタが、複数
バイトのバス幅を有するバスにより接続され、各装置相
互間に情報転送を行うシステムにおいて、使用するデー
タバス・バイトを指示するフラグ信号を備え、使用バス
幅およびバイト位置を任意に指定可能とした方式である
。[Detailed Description of the Invention] [1 Required] In a system in which a central processing unit, main section 4.9 devices, and an adapter are connected by a bus having a bus width of multiple bytes, and information is transferred between each device, This system includes a flag signal that indicates the data bus byte to be used, and allows the bus width and byte position to be arbitrarily specified.

［産業上の利用分野］ 本発明は、データバスのバス幅の切替え制御に関する。[Industrial application field] The present invention relates to bus width switching control of a data bus.

一般に、中央処理装置（以下、ｃｐｕと略記する）、主
記憶装置、アダプタ（入出力制御装置等）間が切り離さ
れて、それぞれ非同期に動作するシステムにおいて、こ
れら相互間の情報転送を行うためにバスが提供される。In general, in a system where the central processing unit (hereinafter abbreviated as CPU), main memory, and adapter (input/output control unit, etc.) are separated and operate asynchronously, in order to transfer information between them. Bus provided.

そのバスが複数バイトのハイド幅を要しているシステム
において、あるアダプタはそのバイト幅を全て活用しな
くても性能的に耐え得るような場合がしばしばある。In systems where the bus requires multiple bytes of hide width, it is often the case that an adapter can perform well without utilizing all of its byte widths.

本発明は、使用するバイト幅を選択し、またはぺ 指定することができるようにしたハフ／切替え制御方弐
に関するものである。The present invention relates to a hough/switching control method that allows the byte width to be used to be selected or specified.

［従来の技術］ 従来は、ｃｐｕ、主記憶装置など本体側で一旦バスが定
められると、それに接続されるアダプタなどは、全てそ
のバス幅に合せて、設計しなければならないものであっ
た。[Prior Art] Conventionally, once a bus is determined on the main body side of the CPU, main storage device, etc., all adapters and the like connected to the bus must be designed to match the width of the bus.

従って、そのためアダプタによっては、コストが割高に
なるような場合があった。Therefore, depending on the adapter, the cost may be relatively high.

また、バスのいずれかのバイトにエラーが発生した場合
、バスの全てが使用不能となり、バスを切り離さなけれ
ばならないため、場合によってはシステムダウンにつな
がるものであった。Furthermore, if an error occurs in any byte of the bus, the entire bus becomes unusable and the bus must be disconnected, which may lead to a system down.

［発明が解決しようとする問題点］ 本発明は、上記のような従来技術の問題点を解消した新
規なパス切替え制御方式を提供しようとするものである
。[Problems to be Solved by the Invention] The present invention aims to provide a novel path switching control method that solves the problems of the prior art as described above.

［問題点を解決するための手段］ 第１図は本発明のバス切替え制御方式の原理ブロック図
を示す。[Means for Solving the Problems] FIG. 1 shows a block diagram of the principle of the bus switching control system of the present invention.

第１図において、１はバスを示し、２はアダプタを示す
。In FIG. 1, 1 indicates a bus and 2 indicates an adapter.

アダプタ２には、データの送信および受信を行うデータ
送受信部２０、フラグの送受信を行うフラグ送受手段２
１、ならびにフラグ送受手段２１からの制御により使用
バスを切り替える切替え手段２２を備えている。The adapter 2 includes a data transmitting/receiving section 20 that transmits and receives data, and a flag transmitting/receiving means 2 that transmits and receives flags.
1, and a switching means 22 for switching the bus to be used under control from the flag transmitting/receiving means 21.

フラグ送受手段２１からは、使用バイト指示のフラグ信
号がバイト０．バイト１線を経由して送信または受信さ
れる。From the flag transmitting/receiving means 21, a flag signal indicating the byte to be used is byte 0. Sent or received via the byte 1 line.

切替え手段２２からは、・データ＆％０．１が出ていて
、バス１へ接続されている。The switching means 22 outputs data &%0.1 and is connected to the bus 1.

データ送受信部２０からのデータ線りとデータ線０．１
との接続は、切替え手段２２により切替え可能となって
いる。Data line from data transmitting/receiving section 20 and data line 0.1
The connection can be switched by a switching means 22.

フラグ送受手段および切替え手段は、ＣＰＵおよび主記
憶装置にも備えられるが、フラグ信号の発行は、データ
バス転送を起動するアダプタ、ＣＰＵ等の装置が行う。Although the CPU and the main storage device are also provided with the flag sending/receiving means and the switching means, the issuing of the flag signal is performed by a device such as an adapter, CPU, etc. that starts data bus transfer.

［作用］ 上記構成によって、バス幅の選択、ならびにバスの使用
バイトの指定を行うことが可能となる。[Operation] The above configuration makes it possible to select the bus width and specify the bytes to be used on the bus.

これによって、アダプタの性能に見合ったバス幅の装置
を接続することが可能となり、コストを低減することが
できる。This makes it possible to connect a device with a bus width commensurate with the performance of the adapter, thereby reducing costs.

また、本発明を実施することによって、成るバイトのバ
スを使用すると誤動作の可能性がある場合に、データ転
送用の使用バスのバイトを指定し、多少性能が低下して
もデータ転送を′ａ続できるようにすることにより、シ
ステムの悟顔性を向上させることができる。In addition, by implementing the present invention, in cases where there is a possibility of malfunction when using a bus with several bytes, it is possible to specify the byte of the bus to be used for data transfer, and to continue data transfer even if the performance is slightly degraded. By making it possible to continue the process, the practicality of the system can be improved.

［実施例］ 以下第２図乃至第５図に示す実施例により、本発明をさ
らに具体的に説明する。[Example] The present invention will be explained in more detail below with reference to Examples shown in FIGS. 2 to 5.

第２図は本発明が適用されるシステム構成例を示す図で
ある。FIG. 2 is a diagram showing an example of a system configuration to which the present invention is applied.

第２図において、１はバスを示し、２、２２．・−はア
ダプタ、３はＣＰＵ、４は主記憶装置をそれぞれ示す。In FIG. 2, 1 indicates a bus, 2, 22 . - indicates an adapter, 3 indicates a CPU, and 4 indicates a main storage device.

本実施例では、バスエは２バイトバス幅となっており、
ＣＰＵ３、主記憶装置４、アダプタ＃Ａ（２１）はそれ
ぞれ２バイトバス幅、アダプタ＃Ｂ（２２）は１バイト
バス幅を標準として使用するものとする。In this embodiment, the bus width is 2 bytes,
The CPU 3, main storage device 4, and adapter #A (21) each use a 2-byte bus width, and the adapter #B (22) uses a 1-byte bus width as a standard.

第３図は、本実施例におけるメモリアドレス構造を示す
図である。FIG. 3 is a diagram showing the memory address structure in this embodiment.

第３図において、（ａ）は１６ビソトデ一タバス幅を使
用する場合を、（ｂ）は８ビツトバス幅を使用する場合
を示しており、図中の＃Ｏ，＃、＃２、・−はバイトア
ドレスを示している。In Figure 3, (a) shows the case where a 16-bit data bus width is used, and (b) shows the case where an 8-bit bus width is used, and #O, #, #2, . . . in the figure are Indicates a byte address.

第４図は本発明の実施例の回路構成ブロック図である。FIG. 4 is a circuit configuration block diagram of an embodiment of the present invention.

第４図において、１はバスであり、２はアダプタである
。In FIG. 4, 1 is a bus and 2 is an adapter.

２０はデータ送受信部であって、アダプタ２のデ−タの
送信および受信を行うに′ｌところである。Reference numeral 20 denotes a data transmitting/receiving section, which is used for transmitting and receiving data from the adapter 2.

２１１はアドレス、データストローブ送受回路であって
、メモリアドレス　ＡＯＩ〜ＡＸＸ、および後述のデー
タストローブ信号ＤＳｏ、　ＤＳ　＋を送受する。211 is an address/data strobe transmitting/receiving circuit which transmits/receives memory addresses AOI to AXX and data strobe signals DSo, DS+, which will be described later.

２１２、は使用バス選択回路であって、バスの使用する
ハイドを指定する信号ＢＹＴＥ　Ｏ，ＢＹＴＥ　Ｌを送
受信すると共に切替え回路を制御する。Reference numeral 212 denotes a bus selection circuit to be used, which transmits and receives signals BYTE O and BYTE L specifying the hide to be used by the bus, and controls the switching circuit.

２２は切替え回路であって、使用バス選択回路２１２か
らの制御により、データ送受信部２０からのデータ線と
バス１へのデータ線との間の接続、切替えを行う。Reference numeral 22 denotes a switching circuit, which connects and switches between the data line from the data transmitter/receiver 20 and the data line to the bus 1 under control from the bus selecting circuit 212 to use.

第５図は本発明の実施例によるデータバスの使用形態を
示す図である。FIG. 5 is a diagram showing how a data bus is used according to an embodiment of the present invention.

第５図においては、種々のバス使用形態によるデータ転
送におけるバスのタグ信号、メモリ・バイトアドレス（
偶数番地側か奇数番地側かの別）、および使用データバ
ス（バイト０側かバイト１側か）の状態を示している。In Figure 5, bus tag signals, memory and byte addresses (
(even address side or odd address side) and the status of the used data bus (byte 0 side or byte 1 side).

バスのタグ信号としては、使用バイト指定フラグＢＹＴ
Ｅ　Ｏ，ＢＹＴＥ　Ｌ　、アドレスバス信号ＡＯ１％お
よびデータストローブ信号ＤＳＩ、ＤＳＯがある。As a bus tag signal, the use byte specification flag BYT
There are E O, BYTE L, address bus signal AO1%, and data strobe signals DSI and DSO.

使用ハイド指定フラグＢＹＴＥ　Ｏ，ＢＹ置はハイドモ
ードで使用時に、データバスの使用バイト側を指示する
。Use hide specification flag BYTE O, BY position indicates the use byte side of the data bus when used in hide mode.

アドレスバス信号ＡＯＩは、アドレスバスの信号のうち
の下位２ビツト目（２の１乗）のみを示している。Address bus signal AOI indicates only the second lower bit (2 to the 1st power) of the address bus signal.

これは本図においては、第３図に示したメモリアドレス
構造におけるハイドアドレス＃３までを例示してあり、
そのための説明にはＡＯ，まででよいからである。In this figure, up to hide address #3 in the memory address structure shown in FIG. 3 is illustrated.
This is because up to AO is enough for the explanation.

データストローブ信号ＤＳＬ、ＤＳｏは、メモリ・バイ
トアドレスの有効側（偶数番地側か奇数番地側か）を指
示する。Data strobe signals DSL and DSo indicate the valid side (even address side or odd address side) of the memory byte address.

項番１〜４は、１６ビソトバスによる８ビ、ト転送の場
合を示し、項番５〜６は１６ビツトバスによる１６ビ７
ト転送の場合を示している。Items 1 to 4 indicate 8-bit transfer using a 16-bit bus, and Items 5 to 6 indicate 16-bit, 7-bit transfer using a 16-bit bus.
The figure shows the case of client transfer.

このときは、使用ハイド指定フラグＢＹＴＥ　Ｏ，ＢＹ
ＴＥ　１は使用しない。In this case, use hide specification flag BYTE O, BY
TE 1 is not used.

項番１は、バイトアドレス＃０の転送を示し、Ａｏ＋＝
Ｏ１ＤＳ１＝１、ｏｓｏ＝ｏ、メモリ・バイトアドレス
の偶数番地側で＃０にアクセスし、データバスのバイト
Ｏ側で転送されることを示す。Item number 1 indicates transfer of byte address #0, Ao+=
O1DS1=1, oso=o, indicating that #0 is accessed on the even address side of the memory byte address and transferred on the byte O side of the data bus.

同じく、項番２では、ＤＳ１＝Ｏ１ＤＳＯ＝１となり、
メモリ・ハイドアドレスの奇数番地側で＃１にアクセス
し、データバスのバイト１側で転送されることを示す。Similarly, in item number 2, DS1=O1DSO=1,
#1 is accessed on the odd address side of the memory hide address to indicate that it is transferred on the byte 1 side of the data bus.

項番３では、ＡＯ＋＝１となり、ＤＳ１＝１、ＤＳＯ＝
Ｏとなり、メモリ・バイトアドレスの偶数番地側で＃２
にアクセスし、データバスのバイトＯ側で転送されるこ
とを示す。In item number 3, AO+=1, DS1=1, DSO=
0, and #2 on the even address side of the memory byte address.
is accessed and transferred on the byte O side of the data bus.

このように、タグ信号ＡＯＩ、ＤＳＬ　、ＤＳＯはその
まま主記憶装置へのアクセス信号となる。In this way, the tag signals AOI, DSL, and DSO directly serve as access signals to the main memory.

項番５〜６は、１６ビソトバスによる１６ビソト転送の
場合を示し、ＤＳｌ＝ｌ、ＤＳＯ＝１となり、データバ
スのバイ１−０側、バイト１側の両方で転送される。Items 5 and 6 indicate the case of 16-bit transfer using a 16-bit bus, where DS1=1, DSO=1, and data is transferred on both the byte 1-0 and byte 1 sides of the data bus.

次に、項番７〜１４は、８ビツトバスによる８ピント転
送の場合を示している。Next, items 7 to 14 show the case of 8-pin transfer using an 8-bit bus.

項番７〜１０では、使用バイｌ−指定フラグＢＹＴＥ　
１を“１”として、データバスのハイド１を使用して転
送することを示し、項番１１〜１４では、使用ハイド指
定フラグＢＹＴＥ　Ｏを“１”として、データバスのバ
イトＯを使用して転送することを示している。In items 7 to 10, use by l - specification flag BYTE
1 is set to "1" to indicate that data bus hide 1 is used for transfer, and in items 11 to 14, the use hide specification flag BYTE O is set to "1" to indicate that data bus byte O is used for transfer. Indicates that the data will be transferred.

第２図に示すシステム構成において、ＣＰＵ３よりアダ
プタ＃Ａ（２＋）に対し起動のためのデータ転送を行う
場合、第５図の項番１〜６に示す転送をそれぞれ目的に
応じて行う。In the system configuration shown in FIG. 2, when data is transferred from the CPU 3 to the adapter #A (2+) for activation, the transfers shown in items 1 to 6 in FIG. 5 are performed depending on the purpose.

アダプタ＃Ｂ（２２）に対してデータ転送を行う場合は
、項番７〜１０または１１〜１４に示す転送を行う。When data is transferred to adapter #B (22), transfers shown in items 7 to 10 or 11 to 14 are performed.

アダプタ＃Ｂ（２２）については、８ビツトバスである
旨を、予めシステム設置時に、ＣＰＵ３に対して知らさ
れているものとする。As for adapter #B (22), it is assumed that the CPU 3 is informed in advance that it is an 8-bit bus when the system is installed.

次に、アダプタから主記憶装置にデータ転送を要求する
場合には、アダプタ＃Ａについては、１６ビツトパスを
使用して、項番１〜６のいずれかを用いてデータ転送を
行い、もし何等かの理由により８ビツトバスを使用する
場合は、項番７〜１４のいずれかを用いて行う。Next, when requesting data transfer from the adapter to the main storage device, use one of items 1 to 6 to transfer data using a 16-bit path for adapter #A. If an 8-bit bus is used for this reason, use one of items 7 to 14.

アダプタ＃Ｂについては、８ビツトバス幅でデータ転送
するが、どちらのバイトを使用するかは設計時に決り、
項番７〜１０または項番１１〜１４のいずれかに固定し
て行う。For adapter #B, data is transferred using an 8-bit bus width, but which byte to use is determined at the time of design.
This is done by fixing it to either item numbers 7 to 10 or item numbers 11 to 14.

ただし、バスのそのハイド側にエラーが発生したとき等
の場合は逆側に切り替えて行うことができる。However, if an error occurs on the hide side of the bus, it is possible to switch to the opposite side.

上記のようにして、アダプタ＃Ａは８ビツト幅でも１６
ビツト幅でも任意にバスを使用して主記憶装置へデータ
転送を行うことができ、またアダプタ＃Ｂはシステムが
１６ビツトバス幅に拘わらず、ＢＹＴＥ　Ｏ／１信号を
用いることにより、８ビツト幅で行うことができる。As described above, adapter #A has 16 bits even if it is 8 bits wide.
Data can be transferred to the main memory using any bus of any bit width, and adapter #B uses the BYTE O/1 signal to transfer data to the main memory using the bus width of 8 bits, regardless of the system's 16-bit bus width. It can be carried out.

［発明の効果］ 以上説明のように本発明によれば、バス幅の選択、なら
びにバスの使用バイトの指定を行うことが可能となり、
アダプタの性能に見合ったバス幅の装置を接続すること
が可能となってコストを低減することができ、またバス
の障害の際性能を落してもデータ転送を続行することに
より信頼性を向上できるもので、その実用上の効果は極
めて大きい。[Effects of the Invention] As explained above, according to the present invention, it is possible to select the bus width and specify the bytes used by the bus.
It is possible to connect devices with a bus width that matches the performance of the adapter, reducing costs, and improving reliability by continuing data transfer even if performance is degraded in the event of a bus failure. Its practical effects are extremely large.

【図面の簡単な説明】[Brief explanation of drawings]

第１図は本発明の原理ブロック図、 第２図は本発明が適用されるシステム構成例を示す図、 第３図は本発明の実施例におけるメモリアドレス構造を
示す図、 第４図は本発明の実施例の回路構成ブロック図、第５図
は本発明の実施例によるデータバスの使用形態を、示す
図である。 図面において、 １はバス、　　　　　　　　２はアダプタ、３はＣＰＵ
、　　　　　　　　４は主記憶装置、２０はデータ送受
信部、　　２１はフラグ送受手段、２２は切替え手段（
回路）、 ２１１はアドレス、データストローブ送受回路、２１２
は使用バス選択回路、 をそれぞれ示す。 本発明の原理ブロック図 第１図 本発明が通用されるシステム構成例を示す同第　　２　
　図 １６ビノトデ一タバス幅　　　　　　　　　　　８ビッ
トｙ−タパス幅（ａ）　　　　　　　　　　　　　　　
　　　　　　（ｂ）本発明の実施例におけるメモリアド
レス構造を示す間第　　３ＵｆＪ 本発明の’ｉｆ！ｉ（＋ｌ＋の回路構成ブロック間第　
　４　　図FIG. 1 is a block diagram of the principle of the present invention. FIG. 2 is a diagram showing an example of a system configuration to which the present invention is applied. FIG. 3 is a diagram showing a memory address structure in an embodiment of the present invention. FIG. 5 is a circuit configuration block diagram of an embodiment of the invention, and is a diagram showing how a data bus is used according to an embodiment of the invention. In the drawing, 1 is the bus, 2 is the adapter, and 3 is the CPU.
, 4 is a main storage device, 20 is a data transmitting/receiving unit, 21 is a flag transmitting/receiving means, and 22 is a switching means (
circuit), 211 is an address and data strobe transmission/reception circuit, 212
are the bus selection circuits used, and are respectively shown. Figure 1 is a block diagram of the principle of the present invention. Figure 2 shows an example of a system configuration in which the present invention is applicable.
Figure 16 Binot data bus width 8-bit Y-tapus width (a)
(b) 3rd UfJ showing the memory address structure in the embodiment of the present invention; 'if!' of the present invention; i(+l+ circuit configuration blocks
4 Figure

Claims (1)

【特許請求の範囲】 中央処理装置、主記憶装置、およびアダプタがバスによ
り接続され、各装置相互間の情報転送を行うシステムに
おいて、 使用するデータバス・バイトを指示するフラグ信号を備
えると共に、 前記各装置に、該フラグ信号を送受する手段と、該フラ
グ信号により、使用バスを切り替える切替え手段とを備
え、 使用バス幅の選択ならびにバスの使用バイトの指定が可
能なるよう構成したことを特徴とするバス切替え制御方
式。[Scope of Claims] A system in which a central processing unit, a main storage device, and an adapter are connected by a bus and information is transferred between each device, comprising: a flag signal indicating a data bus byte to be used; Each device is provided with a means for transmitting and receiving the flag signal, and a switching means for switching the bus to be used based on the flag signal, so that it is possible to select the width of the bus to be used and specify the bytes to be used by the bus. bus switching control method.