JPS62192796A - Microcomputer with liquid crystal driver - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。(57) [Summary] This bulletin contains application data before electronic filing, so abstract data is not recorded.

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は液晶ディスプレイを駆動する液晶ドライバにそ
の基準となるパルス信号を供給する技術に関するもので
、例えば液晶ドライバ付きマイクロコンピュータに適用
して有効な技術に関するものである。[Detailed Description of the Invention] [Field of Industrial Application] The present invention relates to a technology for supplying a reference pulse signal to a liquid crystal driver that drives a liquid crystal display, and is effective when applied to, for example, a microcomputer equipped with a liquid crystal driver. It is related to technology.

〔従来技術〕[Prior art]

液晶ドライバは、液晶表示素子の特性劣化を防止するた
めに液晶ディスプレイを交流駆動するように構成される
。そのため１例えば昭和５６年６月３０日朝倉書店発行
の「集積回路応用ハンドブックＪＰ６１０乃至Ｐ６２４
に記載されているように、抵抗及び容量素子、又は水晶
振動子などによってその発振周波数が決定される発振回
路からのクロック信号が所望周波数に分周されて液晶ド
ライバに供給される。The liquid crystal driver is configured to drive the liquid crystal display with alternating current in order to prevent characteristic deterioration of the liquid crystal display element. Therefore, 1. For example, "Integrated Circuit Application Handbook JP610 to P624" published by Asakura Shoten on June 30, 1981.
As described in , a clock signal from an oscillation circuit whose oscillation frequency is determined by a resistor and a capacitive element or a crystal resonator is divided into a desired frequency and supplied to a liquid crystal driver.

ここで、液晶ドライバはマイクロコンピュータとインタ
ーフェースが採られて駆動制御される場合が多い。そこ
で、液晶ドライバ付きマイクロコンピュータが提供され
ている。このようなマイクロコンピュー゛夕に内蔵され
る液晶ドライバは、ＣＰＵ（中央処理装置）の基準クロ
ック信号に基づいて分周された信号が供給され、その周
波数に従って液晶ディスプレイを交流駆動可能に構成さ
れる。Here, the liquid crystal driver is often driven and controlled by being interfaced with a microcomputer. Therefore, a microcomputer with a liquid crystal driver is provided. The liquid crystal driver built into such a microcomputer is supplied with a frequency-divided signal based on the reference clock signal of the CPU (central processing unit), and is configured to be able to drive the liquid crystal display with alternating current according to that frequency. Ru.

〔発明が解決しようとする問題点〕[Problem that the invention seeks to solve]

ところで、上述のような液晶ドライバを内蔵するマイク
ロコンピュータの動作速度は基準クロック信号の周波数
によって決るから、同じ構成のマイクロコンピュータで
あっても高速制御動作用と低速制御動作用とでは基準ク
ロック信号の周波数が相違することになる。また、低電
圧動作される場合には、供給される電源電圧の低下によ
って基準クロック信号の周波数が影響される。By the way, the operating speed of a microcomputer with a built-in liquid crystal driver as described above is determined by the frequency of the reference clock signal, so even if the microcomputer has the same configuration, the reference clock signal will differ between high-speed control operation and low-speed control operation. The frequencies will be different. Furthermore, when operating at a low voltage, the frequency of the reference clock signal is affected by a decrease in the supplied power supply voltage.

このように、断るマイクロコンピュータの使用条件の相
違によって、基準クロック信号の周波数が変る場合、そ
れによって、液晶ドライバに供給される交流駆動信号の
周波数が大きく変ると、液晶ディスプレイを高品位に表
示制御することができなくなってしまう。このため、本
発明者は、基準クロック信号を受ける分周回路を複数段
のバイナリカウンタで構成し、所定複数段の各バイナリ
カウンタの出力端子から引き出された複数の配線の中か
ら、所定の配線を選択して、マイクロコンピュータの使
用条件に応じて最適周波数のドライブ４２号を得られる
ようにすることを検討した。In this way, if the frequency of the reference clock signal changes due to differences in the usage conditions of the microcomputer, and if the frequency of the AC drive signal supplied to the liquid crystal driver changes significantly, it is difficult to control the liquid crystal display with high quality display. I become unable to do so. For this reason, the present inventor constructed a frequency dividing circuit that receives a reference clock signal from a plurality of stages of binary counters, and selected a predetermined wire from among a plurality of wires drawn out from the output terminal of each binary counter in a predetermined plurality of stages. We considered selecting a drive No. 42 with the optimum frequency according to the usage conditions of the microcomputer.

しかしながら、上述のように出力配線の選択によって出
力周波数を設定する構成では、集積回路の製造過程で一
旦配線が選択設定されると、もはや変更の余地はなく融
通性に欠ける。しかも、分周回路のテスト動作は、配線
の選択構造に応じて行わなければならなくなる。However, in the configuration in which the output frequency is set by selecting the output wiring as described above, once the wiring is selected and set during the manufacturing process of the integrated circuit, there is no room for change and it lacks flexibility. Moreover, the test operation of the frequency dividing circuit must be performed depending on the selected wiring structure.

本発明の目的は、液晶ドライバに供給される交流波形信
号の周波数を基準クロック信号の周波数に応じてプログ
ラマブルに設定可能な液晶ドライバ付きマイクロコンピ
ュータを提供することにある 本発明の前記ならびにその他の目的と新規な特徴は１本
明細書の記述及び添付図面から明らかになるであろう。It is an object of the present invention to provide a microcomputer with a liquid crystal driver that can programmably set the frequency of an AC waveform signal supplied to the liquid crystal driver according to the frequency of a reference clock signal. The novel features will become apparent from the description of the present specification and the accompanying drawings.

〔問題点を解決するための手段〕[Means for solving problems]

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。A brief overview of typical inventions disclosed in this application is as follows.

すなわち、中央処理装置に供給される基準クロック信号
を受けてそれを分周する分周回路からの所望出力を選択
的に切り換えて液晶ドライバに供給可能なゲート回路を
設け、そのゲート回路を、選択スイッチ回路のスイッチ
状態に応じてレジスタに設定された切換制御信号に基づ
いて選択制御するものである。That is, a gate circuit is provided that can selectively switch a desired output from a frequency dividing circuit that receives and divides the reference clock signal supplied to the central processing unit and supplies it to the liquid crystal driver. Selection control is performed based on a switching control signal set in a register according to the switch state of the switch circuit.

〔作　用〕[For production]

上記した手段によれば、選択スイッチ回路の操作に基づ
いて分周回路からの出力周波数の選択制御が行われるこ
とにより、液晶ドライバに供給される交流波形信号の周
波数が基準クロック信号の周波数に応じてプログラマブ
ルに設定可能とされる。According to the above means, the frequency of the AC waveform signal supplied to the liquid crystal driver depends on the frequency of the reference clock signal by selectively controlling the output frequency from the frequency dividing circuit based on the operation of the selection switch circuit. It can be set programmably.

〔実施例〕〔Example〕

第１図は本発明に係るマイクロコンピュータの１実施例
を示す機能ブロック図である。同図に示されるマイクロ
コンピュータは、公知の半導体集積回路技術によってシ
ングルチップ或いはマルチチップで構成され、それに液
晶ドライバＬＣＤＤが内蔵されている。FIG. 1 is a functional block diagram showing one embodiment of a microcomputer according to the present invention. The microcomputer shown in the figure is constructed of a single chip or multi-chip using known semiconductor integrated circuit technology, and has a built-in liquid crystal driver LCDD.

同図においてＣＰＵは中央処理装置である。中央処理装
置ＣＩ’Ｕには、プログラムが格納された読み出し専用
のプログラムメモリ（リード・オンリ・メモリ）ＲＯＭ
、液晶ディスプレイ用表示データなどが格納される読み
書き自在なデータメモリ（ランダム・アクセス・メモリ
）ＲＡＭ、データ入出力端子Ｐ１乃至Ｐｉを介して処理
データの人出力が行われるポート回路Ｐ　ａｒｔｌ、デ
ータ入力端子Ｐｊ乃至Ｐｍを介してその他の処理データ
が入力されるポート回路Ｐ　ｏｒｔ２．及び入力端子Ｐ
ｎ乃至Ｐｓを介してタイミング信号が入力されるタイマ
ー回路Ｔ　１ＩＩｌｅｒなどが、夫々内部データバスＩ
ＤＢを介して結合される。In the figure, the CPU is a central processing unit. The central processing unit CI'U has a read-only program memory (ROM) in which programs are stored.
, a readable/writable data memory (random access memory) RAM in which display data for a liquid crystal display, etc. is stored, a port circuit P artl in which processing data is outputted via data input/output terminals P1 to Pi, and a data input. Port circuit Port2. to which other processing data is input via terminals Pj to Pm. and input terminal P
The timer circuits T1IIler, etc., to which timing signals are input via the internal data bus I
Connected via DB.

ここで、上記中央処理袋［ＣＰＵは、リセット端子ＲＥ
ＳＥＴから供給されるリセット信号によってイニシャラ
イズリセットされ、また、特に制限されないが、端子Ｘ
ＴＡＬ、ＥＸＴＡＬを介して外付けされるセラミック振
動子や水晶振動子によってその発振周波数が決定される
発振回路Ｏ８Ｏから出力される基準クロック信号ＣＬ　
Ｋが供給される。中央処理袋ｆｌ　ＣＰ　Ｕは、上記基
準クロック信号ＣＬＫに同期したタイミングにおいて各
種制御を行う。基準クロック信号ＣＬＫの周波数は、必
要な制御速度に応じて例えば数百ＫＨｚに設定される。Here, the central processing bag [CPU is connected to the reset terminal RE]
It is initialized and reset by a reset signal supplied from SET, and although not particularly limited, the terminal
Reference clock signal CL output from the oscillation circuit O8O, whose oscillation frequency is determined by an externally connected ceramic resonator or crystal resonator via TAL and EXTAL.
K is supplied. The central processing unit fl CPU performs various controls at timings synchronized with the reference clock signal CLK. The frequency of the reference clock signal CLK is set to, for example, several hundred KHz depending on the required control speed.

同図において液晶ドライバＬＣＤＤは、図示しない液晶
ディスプレイに結合されるべきコモン端子Ｃ０Ｍ１乃至
Ｃ０Ｍ１．セグメント端子Ｓ　Ｅ　Ｇ　。In the figure, the liquid crystal driver LCDD has common terminals C0M1 to C0M1. to be coupled to a liquid crystal display (not shown). Segment terminal SEG.

乃至５ＥＧｎを出力端子としてもつ６図示しない液晶デ
ィスプレイは、例えば各表示桁が、セブン・セグメント
から構成される８桁の数字表示が可能にされる。液晶デ
ィスプレイは、それが１／３デユーテイで時分割駆動さ
れ得るように各桁に共通な３つのコモン端子と、各桁３
つづつの総計２４個のセグメント端子とを有する。液晶
ドライバＬＣＤ　Ｉ）は、そのような構成の液晶ディス
プレイの夫々の端子に、所定周期で且つ表示データに応
じた所定波高値の交流ｖｐ！ｌ！ｌＪ信号を供給する。A liquid crystal display (not shown) having 6 to 5EGn as output terminals is capable of displaying, for example, an 8-digit number in which each display digit is composed of seven segments. The liquid crystal display has three common terminals common to each digit so that it can be time-divisionally driven with 1/3 duty, and three common terminals for each digit.
24 segment terminals in total. The liquid crystal driver LCD I) applies an alternating current vp! to each terminal of the liquid crystal display having such a configuration at a predetermined period and at a predetermined peak value according to display data. l! Supply lJ signal.

すなわち、液晶ドライバＬ　に　Ｄ　Ｄは、特に制限さ
れないが、液晶ディスプレイのセグメント電極とコモン
電極との相互の電位を周期的に反転させる所謂電圧平均
化法によって液晶ディスプレイを駆動するように、それ
に供給される複数レベルのＭＦｌｌ　ｆｆｉ圧ｖ圧力０
ｖ３を選択する。駆動電圧Ｖ。乃至Ｖ、は、例えば、同
一集積回路として構成され回路の電圧を分圧する抵抗分
圧回路のような図示しない電圧形成回路によって構成さ
れる。That is, the liquid crystal drivers L and D are supplied to the liquid crystal display so as to drive the liquid crystal display by a so-called voltage averaging method that periodically inverts the mutual potential between the segment electrode and the common electrode of the liquid crystal display, although this is not particularly limited. Multiple levels of MFll ffi pressure v pressure 0
Select v3. Drive voltage V. V to V are configured by, for example, a voltage forming circuit (not shown) such as a resistive voltage divider circuit that is configured as the same integrated circuit and divides the voltage of the circuit.

上記液晶ドライバＬＣＤＤに表示データを供給するため
、データメモリＲＡＭから内部データバスＩＤＢを介し
て所定ビット数の表示データが順次供給されるシフトレ
ジスタＳＲ１及びこのシフトレジスタＳＲに供給された
表示データをラッチして所望の期間そのデータを液晶ド
ライバＬＣＤＤに供給するラッチ回路ＬＡＴが設けられ
る。また１表示データ以外の表示条件、例えば表示デユ
ーティなどの駆動方式に係るデータは、データメモリＲ
ＡＭから内部データバスＩＤＢを介してレジスタＲ１に
供給される。このレジスタＲ１の出力端子はディスプレ
イコントローラＤＣＮＴの入力端子に結合され、液晶ド
ライバＬＣＤＤはそのディスプレイコントローラＤＣＮ
Ｔの制御を受ける。In order to supply display data to the liquid crystal driver LCDD, a shift register SR1 to which display data of a predetermined number of bits is sequentially supplied from the data memory RAM via the internal data bus IDB, and the display data supplied to this shift register SR are latched. A latch circuit LAT is provided for supplying the data to the liquid crystal driver LCDD for a desired period. In addition, display conditions other than 1 display data, such as data related to drive methods such as display duty, are stored in the data memory R.
It is supplied from AM to register R1 via internal data bus IDB. The output terminal of this register R1 is coupled to the input terminal of the display controller DCNT, and the liquid crystal driver LCDD is coupled to the input terminal of the display controller DCNT.
Under the control of T.

ディスプレイコントローラＤＣＮＴは、液晶ドライバＬ
Ｃ：ＤＤから出力される駆動信号の周波数制御をその主
たる機能として有し、そのための基準となる４ｇ号を形
成する回路構成を有する、例えば、第２図に示されるよ
うに、上記発振回路ｏＳＣからの基準クロック信号ＣＬ
Ｋを受けてそれを液晶ディスプレイの交流駆動に最適な
周波数もしくは周期の信号に分周する分周回路ＤＩＶが
設けられる。この分周回路ＤＩＶは、夫々入力信号の周
波数に対して出力周波数を順次１／２にする直列接続さ
れた複数のバイナリカウンタＢＣ□乃至ＢＣｎから構成
される。The display controller DCNT is the liquid crystal driver L
C: The oscillation circuit oSC has as its main function frequency control of the drive signal output from the DD, and has a circuit configuration that forms No. 4g as a reference for that purpose, as shown in FIG. 2, for example. Reference clock signal CL from
A frequency divider circuit DIV is provided which receives K and divides it into a signal with a frequency or period optimal for AC driving of the liquid crystal display. This frequency dividing circuit DIV is composed of a plurality of serially connected binary counters BC□ to BCn, each of which sequentially halves the output frequency with respect to the frequency of the input signal.

バイナリカウンタＢＣ１乃至ＢＣｎの接続段数は。The number of connected stages of binary counters BC1 to BCn is as follows.

基準クロック信号ＣＬＫの周波数と図示しない液晶ディ
スプレイの交流駆動に必要な最適周波数との関係におい
て設定される。特に１本実施例においては、バイナリカ
ウンタＢＣ，乃至ＢＣｎの全段数は、マイクロコンピュ
ータが高速制御動作される場合及び通常速度で制御動作
される場合のいずれにおいても夫々の基準クロック信号
ＣＬＫの周波数にかかわらずに最適な出力周波数が得ら
れるように考慮される。即ち、バイナリカウンタＢＣ１
乃至ＢＣｎの全段数は、マイクロコンピュータが高速制
御動作されるとき、言い換えるなら、発振回路○ＳＣか
ら出力されるクロック信号ＣＬＫが高周波にされるとき
において最終段のバイナリカウンタＢＣｎから最適出力
周波数が得られるような段数に設定される。このとき、
特に制限されないが、マイクロコンピュータが通常速度
で動作（そのときの基準クロック信号ＣＬＫの周波数は
高速制御動作時よりも低い）されるときにおいて液晶デ
ィスプレイの交流駆動に必要な最適周波数もしくは周期
の信号は、最終段１つ手前のバイナリカウンタＲＣｍの
出力端子から得られるものとする。両バイナリカウンタ
ＢＣｍ及びＢＣｎの出力端子は、夫々ゲート回路として
のクロックドインバータ回路ＣＩ　Ｖ、及びＣＩＶ２の
入力端子に結合され、夫々の出力端子は共通接続される
。クロックドインバータ回路Ｃ１，Ｖ、及びＣＩＶ、は
、そのゲート端子にハイレベルの信号が供給されると出
力可能な状態とされ、また、ロウレベルの信号が供給さ
れると高出力インピーダンス状態を採る。It is set based on the relationship between the frequency of the reference clock signal CLK and the optimal frequency required for AC driving of a liquid crystal display (not shown). In particular, in this embodiment, the total number of stages of binary counters BC to BCn depends on the frequency of each reference clock signal CLK, whether the microcomputer is operated at high speed control or at normal speed. Consideration is given to obtain the optimum output frequency regardless of the That is, binary counter BC1
The total number of stages of BCn is such that when the microcomputer is operated under high-speed control, in other words, when the clock signal CLK output from the oscillation circuit ○SC is set to a high frequency, the optimum output frequency is obtained from the final stage binary counter BCn. The number of stages is set so that At this time,
Although not particularly limited, when the microcomputer operates at normal speed (the frequency of reference clock signal CLK at that time is lower than during high-speed control operation), the optimum frequency or period signal required for AC driving of the liquid crystal display is , is obtained from the output terminal of the binary counter RCm one stage before the final stage. The output terminals of both binary counters BCm and BCn are coupled to the input terminals of clocked inverter circuits CIV and CIV2 as gate circuits, respectively, and their respective output terminals are commonly connected. The clocked inverter circuits C1, V, and CIV are enabled to output when a high level signal is supplied to their gate terminals, and assume a high output impedance state when a low level signal is supplied.

クロックドインバータ回路ＣＩＶ□のゲート端子は第１
図に示されるレジスタＲ２からの切換制御信号φｓｅｌ
を受け、また、クロックドインバータ回路ＣＩ　Ｖ２の
ゲート端子は斯るレジスタＲ２からの切換制御信号φｓ
ｅｌをインバータ回路ＩＶを介して受ける。このレジス
タＲ２に対する制御データの設定は、中央処理袋ｆｉｃ
ＰＵのプログラムを介して行われる。特に、本実施例に
おいては、そのためのプログラムがマイクロコンピュー
タの高速制御動作及び通常速度の制御動作に拘らず共通
にすることができる。即ち、上記ポート回路Ｐｏｒｔ、
のデータ入力端子Ｐｊに、選択的に２種類の電圧レベル
を発生可能な選択スイッチ回路Ｓｗが結合され、中央処
理装置ＣＰＵはその選択スイッチ回路ＳＷから供給され
るレベルに応じた制御データをレジスタＲ２に供給する
。例えば、選択スイッチ回路ＳＷの出力がハイレベルに
選択されるなら、中央処理袋［ＣＰＵは、ハイレベルの
切換制御信号φｓｅｌを出力可能にするための制御デー
タをレジスタＲ２に供給し、逆に、選択スイッチ回路Ｓ
Ｗの出力がロウレベルに選択されるなら、中央処理装置
ＣＰＵは、ロウレベルの切換制御信号φｓｅｌを出力可
能にするための制御データをレジスタＲ２に供給する。The gate terminal of the clocked inverter circuit CIV□ is the first
Switching control signal φsel from register R2 shown in the figure
In addition, the gate terminal of the clocked inverter circuit CI V2 receives the switching control signal φs from the register R2.
el is received via an inverter circuit IV. Setting of control data for this register R2 is performed using the central processing bag fic
This is done through the PU program. In particular, in this embodiment, the program for this purpose can be made common regardless of whether the microcomputer performs a high-speed control operation or a normal-speed control operation. That is, the port circuit Port,
A selection switch circuit Sw capable of selectively generating two types of voltage levels is coupled to the data input terminal Pj of , and the central processing unit CPU transfers control data corresponding to the level supplied from the selection switch circuit SW to the register R2. supply to. For example, if the output of the selection switch circuit SW is selected to be high level, the central processing block [CPU supplies control data to enable the output of the high level switching control signal φsel to the register R2; Selection switch circuit S
If the output of W is selected to be low level, the central processing unit CPU supplies the register R2 with control data for enabling output of the low level switching control signal φsel.

したがって、このマイクロコンピュータが高速制御動作
される場合、上記選択スイッチ回路ｓｗを操作してその
出力をロウレベルとすれば、最終段のバイナリカウンタ
ＢＣｎの出力を受けるクロックドインバータ回路ＣＩ　
Ｖ、が出力可能な状態にされる。マイクロコンピュータ
が高速制御動作されるときは比較的周波数の高い基準ク
ロック信号ＣＬＫが使用される。そのような場合に、図
示しない液晶ディスプレイの交流駆動に必要な最適周波
数は当該最終段のバイナリカウンタＢＣｎの出力から得
られるように予め設定されているから、そのときの分周
回路ＤＩＶからの出力は液晶ディスプレイの交流駆動に
必要な最適周波数となる。Therefore, when this microcomputer is operated under high-speed control, if the selection switch circuit sw is operated to set its output to a low level, the clocked inverter circuit CI receives the output of the final stage binary counter BCn.
V, is brought into a state where it can be output. When the microcomputer is operated under high-speed control, a reference clock signal CLK having a relatively high frequency is used. In such a case, since the optimal frequency required for AC driving of the liquid crystal display (not shown) is set in advance so as to be obtained from the output of the final stage binary counter BCn, the output from the frequency dividing circuit DIV at that time is is the optimum frequency required for AC drive of a liquid crystal display.

一方、マイクロコンピュータが通常の制御速度で動作さ
れる場合、上記選択スイッチ回路ＳＷを操作してその出
力をハイレベルとすれば、最終段１つ手前のバイナリカ
ウンタＢＣｍの出力を受けるクロックドインバータ回路
ＣＩ　Ｖｌが出力可能な状態にされる。マイクロコンピ
ュータが通常の制御速度で動作されるときは高速制御動
作に比べて周波数の低い基準クロック信号ＣＬＫが使用
される。そのような場合に、図示しない液晶ディスプレ
イの交流駆動に必要な最適周波数は当該バイナリカウン
タＢＣＩ１１の出力から得られるように予め設定されて
いるから、そのときの分周回路ＤＩＶからの出力は液晶
ディスプレイの交流駆動に必要な最適な周波数となる。On the other hand, when the microcomputer is operated at a normal control speed, if the selection switch circuit SW is operated to set its output to a high level, a clocked inverter circuit receives the output of the binary counter BCm one stage before the final stage. CI Vl is made ready for output. When the microcomputer is operated at a normal control speed, a reference clock signal CLK having a lower frequency is used than in high-speed control operations. In such a case, since the optimal frequency required for AC driving of the liquid crystal display (not shown) is set in advance so as to be obtained from the output of the binary counter BCI11, the output from the frequency dividing circuit DIV at that time is This is the optimum frequency required for AC drive.

以上の説明から明らかなように上記実施例においては以
下の効果を得るものである。As is clear from the above description, the following effects are obtained in the above embodiment.

（１）基準クロック信号がマイクロコンピュータの高速
制御動作及び通常速度の制御動作に応じて相互に相違す
る何れか一方の周波数に設定される場合、制御速度に応
じたデータがレジスタＲ２に設定されることで、分周回
路ＤＩＶからの出力を液晶ディスプレイの交流駆動に必
要な最適周波数に選択することができる。すなわち、液
晶ディスプレイの駆動周波数が低い場合は、それに応じ
て液晶ディスプレイの応答性が低下し、速い変化の表示
が困難になり、また、駆動周波数が高い場合には、応答
性は満足されるけれども、液晶それ自体の特性、液晶ド
ライバＬＣＤＤの駆動能力などに応じて表示コントラス
ト等の表示特性に問題が生ずると共に、回路の消費電力
が増大される。実施例のように最適周波数もしくは最適
周期の設定が可能な場合、高品位表示が可能となる。(1) When the reference clock signal is set to one of the different frequencies depending on the high-speed control operation and the normal speed control operation of the microcomputer, data corresponding to the control speed is set in register R2. As a result, the output from the frequency dividing circuit DIV can be selected at the optimal frequency required for AC driving of the liquid crystal display. In other words, when the driving frequency of the liquid crystal display is low, the responsiveness of the liquid crystal display decreases accordingly, making it difficult to display fast changes, and when the driving frequency is high, although the responsiveness is satisfactory, However, problems arise in display characteristics such as display contrast depending on the characteristics of the liquid crystal itself, the driving ability of the liquid crystal driver LCDD, etc., and the power consumption of the circuit increases. If it is possible to set the optimum frequency or period as in the embodiment, high-quality display is possible.

（２）上記効果より、液晶ドライバによる高品位の表示
駆動を保つことができるマイクロコンピュータの動作制
御速度範囲が拡大し、優れた汎用性を備える。(2) As a result of the above effects, the operation control speed range of the microcomputer that can maintain high-quality display driving by the liquid crystal driver is expanded, and the microcomputer has excellent versatility.

（３）レジスタＲ２に設定されるデータは選択スイッチ
回路ＳＷの操作に基づいて選択されるから、レジスタＲ
２に制御データを設定するためのプログラムは、マイク
ロコンピュータの高速制御動作及び通常速度の制御動作
に拘らず共通にすることが可能である。(3) Since the data set in register R2 is selected based on the operation of the selection switch circuit SW, register R
The program for setting control data in No. 2 can be the same regardless of whether the microcomputer performs high-speed control operation or normal speed control operation.

（４）分周回路を構成するバイナリカウンタの接続全段
数は一定となるから、分周回路に対するテスティング動
作を統一することができる。(4) Since the total number of connected stages of binary counters constituting the frequency dividing circuit is constant, testing operations for the frequency dividing circuit can be unified.

以上本発明者によって成された発明を実施例に基づいて
具体的に説明したが、本発明は上記実施例に限定される
ものではなく１本発明の要旨を逸脱しない範囲において
種々変更可能であることはいうまでもない。Although the invention made by the present inventor has been specifically explained based on the examples above, the present invention is not limited to the above examples and can be modified in various ways without departing from the gist of the present invention. Needless to say.

例えば、上記実施例においては、分周回路の出力選択動
作をマイクロコンピュータの高速制御動作及び通常速度
の制御動作の２段階で可能としたが、それ以上の範囲で
選択可能にすることもできる。例えば、３段以上で選択
可能にする場合、各クロックドインバータ回路のゲート
端子を制御するためにそれぞれ専用のレジスタを設けた
り、或いはデコーダ回路を介して複数ビットのデータで
制御するようにしてもよい。For example, in the above embodiment, the output selection operation of the frequency dividing circuit is made possible in two stages: the high-speed control operation of the microcomputer and the normal speed control operation, but it can also be made selectable in a wider range. For example, if it is possible to select three or more stages, a dedicated register may be provided to control the gate terminal of each clocked inverter circuit, or control may be performed using multiple bits of data via a decoder circuit. good.

また、上記実施例では、レジスタに設定すべきデータを
スイッチ回路の操作に基づいて選択させる構成としたが
、データの選択をプログラムだけで行うことも可能であ
る。なお、実施例のように集積回路外に機械式スイッチ
のようなスイッチＳＷを設ける場合、第２図のクロック
ドインバータ回路ＣＩＶいＣＩ　Ｖ、のような選択回路
は、スイッチＳＷによって直接的に制御されてもよい。Further, in the above embodiment, the data to be set in the register is selected based on the operation of the switch circuit, but it is also possible to select the data only by a program. Note that when a switch SW such as a mechanical switch is provided outside the integrated circuit as in the embodiment, a selection circuit such as the clocked inverter circuit CIV in FIG. 2 is directly controlled by the switch SW. may be done.

しかしながら、実施例のような構成の場合、種々のポー
ト回路における外部端子のうちの空き端子。However, in the case of a configuration like the embodiment, the vacant terminal among the external terminals in various port circuits.

言い換えるなら、マイクロコンピュータシステム動作に
おいて利用されない端子、を、液晶表示の制御のために
利用することができる。それ故に、実施例の場合、集積
回路に必要とされる外部端子数は、増加されなくてもよ
い。この場合は、また。In other words, terminals that are not used in the operation of the microcomputer system can be used to control the liquid crystal display. Therefore, in embodiments, the number of external terminals required for the integrated circuit may not be increased. In this case again.

液晶表示の制御のための端子の位置の変更が容易となる
。It becomes easy to change the position of the terminal for controlling the liquid crystal display.

更に、分周回路はバイナリカウンタに限定されず、分周
比を任意に設定可能なプログラマブル分周カウンタを用
い、レジスタの設定データに応じてその分周比を制御す
るように構成することもできる。Furthermore, the frequency dividing circuit is not limited to a binary counter, but can also be configured to use a programmable frequency dividing counter in which the frequency division ratio can be set arbitrarily, and to control the frequency division ratio according to the setting data of the register. .

以上の説明では主として本発明者によってなされた発明
をその背景となった技術分野であるマイクロコンピュー
タに適用した場合について説明したが、それに限定され
るものではなく、中央処理装置を含む種々の回路にも適
用可能である。The above explanation has mainly been about the case where the invention made by the present inventor is applied to microcomputers, which is the technical field behind the invention, but it is not limited thereto, and can be applied to various circuits including central processing units. is also applicable.

〔発明の効果〕〔Effect of the invention〕

本頴において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば下記の通りである。A brief explanation of the effects obtained by typical inventions disclosed in this volume is as follows.

すなわち、選択スイッチ回路の操作によってレジスタに
設定される制御データに基づいて分周回路からの出力周
波数の選択制御が行われるから。That is, selection control of the output frequency from the frequency dividing circuit is performed based on control data set in the register by operating the selection switch circuit.

液晶ドライバに供給される交流波形信号の周波数をｊ＆
基準クロック信号周波数に応じてプログラマブルに設定
することができる。The frequency of the AC waveform signal supplied to the liquid crystal driver is j &
It can be set programmably according to the reference clock signal frequency.

【図面の簡単な説明】[Brief explanation of drawings]

第１図は本発明に係るマイクロコンピュータの１実施例
を示す機能ブロック図。 第２図は分周回路の詳細を示す回路図である。 ＣＰＵ・・・中央処理装置、○ＳＣ・・・発振回路、Ｃ
ＬＫ・・・基準クロック信号、Ｒ２・・・レジスタ、Ｄ
ＣＮＴ・・・ディスプレイコントローラ、ＤＩＶ・・・
分周回路、ＢＣｌ乃至８０口・・・バイナリカウンタ、
ＣＩＶｌ、ＣＩＶ２・・・クロックドインバータ回路、
φｓｅｌ・・・切換制御信号、ＳＷ・・・選択スイッチ
回路、ＬＣＤＤ・・・液晶ドライバ。 ど１＋＼ 代理人　弁理士　小　川　　勝　男・′第　　　１　　
図 一一一一一一一一−］ 第　　２　　図 〜 Ｄ、ｔＶ一方ｍｌ目オFIG. 1 is a functional block diagram showing one embodiment of a microcomputer according to the present invention. FIG. 2 is a circuit diagram showing details of the frequency dividing circuit. CPU...Central processing unit, ○SC...Oscillation circuit, C
LK...Reference clock signal, R2...Register, D
CNT...Display controller, DIV...
Frequency dividing circuit, BCl to 80 ports...binary counter,
CIVl, CIV2...Clocked inverter circuit,
φsel...Switching control signal, SW...Selection switch circuit, LCDD...Liquid crystal driver. Do1+＼ Agent Patent Attorney Katsuo Ogawa・'1st
Figure 1111111-] Figure 2 ~ D, tV, one ml eye

Claims (1)

【特許請求の範囲】 １、中央処理装置に供給される基準クロック信号を受け
てそれを分周する分周回路と、分周回路から出力可能さ
れる所望周波数の出力を選択的に切り換えて液晶ドライ
バに供給させるための切換制御信号が中央処理装置によ
る制御によって供給されるレジスタとを含むことを特徴
とする液晶ドライバ付きマイクロコンピュータ ２、上記切換制御信号は、中央処理装置のプログラムに
よって設定されるものであることを特徴とする特許請求
の範囲第１項記載の液晶ドライバ付きマイクロコンピュ
ータ。 ３、上記切換制御信号は、選択スイッチ回路のスイッチ
状態に応じて設定されるものであることを特徴とする特
許請求の範囲第１項記載の液晶ドライバ付きマイクロコ
ンピュータ。[Claims] 1. A frequency dividing circuit that receives a reference clock signal supplied to the central processing unit and divides it, and a liquid crystal display that selectively switches the output of a desired frequency that can be output from the frequency dividing circuit. A microcomputer 2 with a liquid crystal driver, characterized in that the microcomputer 2 includes a register in which a switching control signal to be supplied to the driver is supplied under the control of a central processing unit, and the switching control signal is set by a program of the central processing unit. A microcomputer with a liquid crystal driver according to claim 1, characterized in that the microcomputer is a microcomputer with a liquid crystal driver. 3. The microcomputer with a liquid crystal driver according to claim 1, wherein the switching control signal is set according to a switch state of a selection switch circuit.