JPH11149278A - Liquid crystal drive device and signal electrode drive circuit - Google Patents

Abstract

PROBLEM TO BE SOLVED: To reduce electric power consumption and perform liquid crystal drive capable of changing over gradation display and binary display of two times the number of display picture elements by constituting a signal electrode driving circuit (column driver) so as to have a frame memory for storing display data and a gradation display control means. SOLUTION: A column driver is provided with first and second signal line drive IC. This signal line driver IC is provided with a display data RAM 100, a MPU control circuit 120 controlling read/write operation of display data for the display data RAM 100 at one bite unit for example, and a LCD control circuit 130 controlling to read out display data of four lines for example from the display data RAM 100 and capable of driving MLS (multi-line-selection) of four-line simultaneous selection. By operating readout of every L bits, electric power consumption is reduced, and liquid crystal capable of changing over gradation display and binary display of two times the number of display picture elements can be driven.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【発明の属する技術分野】本発明は、液晶表示装置に利
用される液晶駆動装置の改良に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an improvement in a liquid crystal driving device used for a liquid crystal display device.

【０００２】[0002]

【従来の技術】従来、フラットパネルディスプレイの一
例としての単純マトリクス型液晶表示装置においては、
ＭＰＵ（マイクロプロセッサユニット）側から表示デー
タをＬＣＤモジュール（液晶表示パネル、走査電極駆動
回路、信号電極駆動回路等からなる）へ転送する方式と
しては、マトリクス型液晶表示素子モジュールコントロ
ーラ（以下、モジュールコントローラと言う）を用いる
方式が代表的である。この方式は、ＣＲＴを用いた表示
装置と同様、システムバスにつながるモジュールコント
ローラが表示データを記憶しているビデオＲＡＭ（ＶＲ
ＡＭ）から表示データを読み出し、これをＬＣＤモジュ
ールに対し高周波数のクロックで転送して表示リフレッ
シュ動作を行うものである。このようなＬＣＤモジュー
ルにおいて階調表示を行う際は、通常モジュールコント
ローラが階調表示制御を行い、信号電極駆動回路に対し
て２値信号に変換して表示データの転送を行っている。2. Description of the Related Art Conventionally, in a simple matrix type liquid crystal display device as an example of a flat panel display,
As a method of transferring display data from an MPU (microprocessor unit) to an LCD module (comprising a liquid crystal display panel, a scan electrode drive circuit, a signal electrode drive circuit, and the like), a matrix type liquid crystal display element module controller (hereinafter, module controller) is used. ) Is typical. This method uses a video RAM (VR) in which a module controller connected to a system bus stores display data, similarly to a display device using a CRT.
AM), display data is read out, transferred to the LCD module with a high-frequency clock, and a display refresh operation is performed. When gradation display is performed in such an LCD module, the module controller normally performs gradation display control, converts the signal electrode drive circuit into a binary signal, and transfers display data.

【０００３】[0003]

【発明が解決しようとする課題】しかしながら上記従来
例においては、液晶表示タイミングにあわせてビデオラ
ム（以下ＶＲＡＭという）からの読み出しと転送を行う
ので、ＶＲＡＭ、モジュールコントローラ、および液晶
ドライバを数ＭＨｚという高周波クロックで常時動作さ
せておく必要があり、このための高周波発生回路を通常
モジュールコントローラ内に有する必要がある。また、
この一連の動作に関係する回路が、ＶＲＡＭ、モジュー
ルコントローラ、および液晶ドライバにわたり、この高
周波クロックでの大規模回路の動作によると、回路素子
を構成する多数のＣＭＯＳに貫通電流等が生じ、消費電
力の増大につながり、大型ＬＣＤパネルを用いればそれ
だけ増大する。さらに、階調表示を行う場合においては
転送クロックが２値表示に比較して上昇するため、消費
電力のさらなる増大を招く。However, in the above conventional example, reading and transferring from a video ram (hereinafter referred to as VRAM) are performed in accordance with the liquid crystal display timing, so that the VRAM, the module controller, and the liquid crystal driver have a frequency of several MHz. It is necessary to always operate with a high-frequency clock, and a high-frequency generation circuit for this purpose usually needs to be provided in the module controller. Also,
Circuits related to this series of operations include a VRAM, a module controller, and a liquid crystal driver. According to the operation of a large-scale circuit using this high-frequency clock, a through current or the like is generated in a large number of CMOSs constituting circuit elements, and power consumption is reduced. And if a large LCD panel is used, it will increase accordingly. Further, in the case of performing the gradation display, the transfer clock is increased as compared with the binary display, so that the power consumption is further increased.

【０００４】そこで、上記問題点に鑑み、本発明の目的
は、階調表示用表示データの取り扱いおよび階調表示制
御を改善することで、低消費電力でありながら、装置構
成の簡単な液晶駆動装置を提供することにある。[0004] In view of the above problems, an object of the present invention is to improve the handling of display data for gradation display and the control of gradation display, so that a liquid crystal drive with a low power consumption and a simple device configuration can be realized. It is to provide a device.

【０００５】[0005]

【課題を解決するための手段】上記課題を解決するため
に、本発明の講じた手段は、信号電極駆動回路（カラム
ドライバ）内に表示メモリを内蔵し、階調表示制御自体
もカラムドライバが行うようにした形態を特徴とする。Means for Solving the Problems To solve the above-mentioned problems, a means taken by the present invention is to incorporate a display memory in a signal electrode driving circuit (column driver), and to control gradation display itself by using a column driver. It is characterized in that it is performed.

【０００６】[0006]

【本発明の実施の形態】以下、本発明を適応した液晶駆
動装置の実施の形態について、図面を参照して具体的に
説明する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, embodiments of a liquid crystal driving device to which the present invention is applied will be specifically described with reference to the drawings.

【０００７】（装置全体の制御系の説明）図１は、液晶
表示パネルを含む液晶駆動装置の全体図を示している。
図１において、液晶表示パネル１０は例えば３２０×２
４０の画素を備え、３２０本の信号線と２４０本の走査
線との交差によって形成される画素位置には、スイッチ
ング素子と液晶層とが直列に接続されて画素が構成され
る。なお、液晶表示パネル１０は、画素位置の各液晶層
に例えばＴＦＴにて代表される３端子型スイッチング素
子、あるいはＭＩＭに代表される２端子型スイッチング
素子を接続したアクティブマトリックス型液晶表示パネ
ルとすることができる。あるいは、単純マトリックス型
液晶表示パネルであってもよい。(Explanation of Control System of Entire Device) FIG. 1 is an overall view of a liquid crystal driving device including a liquid crystal display panel.
In FIG. 1, the liquid crystal display panel 10 is, for example, 320 × 2
A switching element and a liquid crystal layer are connected in series to form a pixel at a pixel position formed by the intersection of 320 signal lines and 240 scanning lines with 40 pixels. The liquid crystal display panel 10 is an active matrix liquid crystal display panel in which a three-terminal switching element represented by, for example, a TFT or a two-terminal switching element represented by MIM is connected to each liquid crystal layer at a pixel position. be able to. Alternatively, it may be a simple matrix type liquid crystal display panel.

【０００８】この液晶表示パネル１０を駆動するための
液晶駆動装置は、信号線ドライバ２０、走査線ドライバ
３０、電源回路４０及び発振用外付け回路５０からな
る。前記信号線ドライバ（カラムドライバ）２０は、３
２０本の信号線にデータ信号を供給するものであり、本
実施例では、第１の信号線ドライブＩＣ２２と、第２の
信号線ドライブＩＣ２４とを有する。第１の信号線ドラ
イブＩＣ２２は、１〜１６０本目の信号線にデータ信号
を供給し、第２の信号線ドライブＩＣ２４は、１６１〜
３２０本目の信号線にデータ信号を供給する。なお、本
実施例では、最大で４つの信号線ドライブＩＣがカスケ
ード接続可能であり、最大で１６０×４＝６４０本の信
号線を駆動できる。A liquid crystal driving device for driving the liquid crystal display panel 10 includes a signal line driver 20, a scanning line driver 30, a power supply circuit 40, and an external oscillation circuit 50. The signal line driver (column driver) 20 includes 3
A data signal is supplied to 20 signal lines. In this embodiment, a first signal line drive IC 22 and a second signal line drive IC 24 are provided. The first signal line drive IC 22 supplies a data signal to the 1st to 160th signal lines, and the second signal line drive IC 24
A data signal is supplied to the 320th signal line. In this embodiment, a maximum of four signal line drive ICs can be connected in cascade, and a maximum of 160 × 4 = 640 signal lines can be driven.

【０００９】この第１，第２の信号線ドライブＩＣ２
２，２４は共に同一の構成を有する。カスケード接続可
能な最大４つの信号線ドライブＩＣを第１段〜第４段に
て使い分けるために、各ＩＣにＬＲ０，ＬＲ１の２つの
外部端子が設けられ、その外部端子に印加される電位の
組合せを異ならせている。第１段目の第１の信号線ドラ
イブＩＣ２２は、ＬＲ０端子＝ＬＲ１端子＝Ｌに設定さ
れ、第２段目の第２の信号線ドライブＩＣ２４は、ＬＲ
０端子＝Ｌ、ＬＲ１端子＝Ｈに設定されている。図１で
は示していないが、第３段目の信号線ドライブＩＣは、
ＬＲ０端子＝Ｈ、ＬＲ１端子＝Ｌに設定され、第４段目
の信号線ドライブＩＣは、ＬＲ０端子＝Ｈ、ＬＲ１端子
＝Ｈに設定される。The first and second signal line drive ICs 2
2 and 24 have the same configuration. In order to use up to four cascade-connectable signal line drive ICs in the first to fourth stages, each IC is provided with two external terminals LR0 and LR1, and a combination of potentials applied to the external terminals Are different. The first signal line drive IC 22 in the first stage is set to LR0 terminal = LR1 terminal = L, and the second signal line drive IC 24 in the second stage is
The 0 terminal is set to L and the LR1 terminal is set to H. Although not shown in FIG. 1, the third-stage signal line drive IC includes:
The LR0 terminal is set to H and the LR1 terminal is set to L, and the LR0 terminal is set to H and the LR1 terminal is set to H in the fourth-stage signal line drive IC.

【００１０】走査線ドライバ（ロウドライバ）３０は、
２４０本の走査線に走査信号を供給するものであり、本
実施例では、第１の走査線ドライブＩＣ３２と、第２の
走査線ドライブＩＣ３４とを有する。第１の走査線ドラ
イブＩＣ３２は、１〜１２０本目の走査線に走査信号を
供給し、第２の走査線ドライブＩＣ３４は、１２１〜２
４０本目の走査線に走査信号を供給する。The scanning line driver (row driver) 30
The scanning signal is supplied to 240 scanning lines, and in the present embodiment, the first scanning line driving IC 32 and the second scanning line driving IC 34 are provided. The first scan line drive IC 32 supplies a scan signal to the 1st to 120th scan lines, and the second scan line drive IC 34
A scan signal is supplied to the 40th scan line.

【００１１】信号線ドライバ２０及び走査線ドライバ３
０には、電源回路４０より電力が供給され、マイクロプ
ロセッシングユニット（ＭＰＵ）６０より各種コマンド
信号及びデータ信号が供給される。Signal line driver 20 and scanning line driver 3
0 is supplied with power from the power supply circuit 40, and various command signals and data signals are supplied from the microprocessing unit (MPU) 60.

【００１２】（信号線ドライブＩＣの説明）次に、共に
同一の構成を有する第１，第２の信号線ドライブＩＣ２
２，２４の詳細について、図２を参照して説明する。(Description of Signal Line Drive IC) Next, first and second signal line drive ICs 2 having the same configuration will be described.
Details of 2 and 24 will be described with reference to FIG.

【００１３】図２は信号線ドライブＩＣに共通な構成を
示している。この信号線ドライブＩＣは、表示データＲ
ＡＭ１００と、この表示データＲＡＭ１００に対して例
えば１バイト単位にて表示データのリード・ライト動作
を制御するＭＰＵ制御回路１２０と、表示データＲＡＭ
１００より例えば４ライン分の表示データを読み出し制
御して、４ライン同時選択のＭＬＳ（マルチ・ライン・
セレクション）駆動を可能とするＬＣＤ制御回路１３０
とを有する。ＩＣ内部のバスライン１１１には、バス接
続用端子として、／ＣＳ、Ａ０、／ＲＤ、／ＷＲ、Ｃ８
６及び／ＲＥＳが、ＭＰＵインターフェース１１０を介
して接続されている。また、このバスライン１００に
は、バス接続用端子としてさらに、Ｄ７〜Ｄ０が入出力
回路１１２を介して接続されている。ＭＰＵインターフ
ェース１１０及び入出力回路１１２を介して入出力され
る制御データ、表示データは、バスライン１１１を介し
てバスホールダ１１４にて保持可能である。制御データ
は、コマンドデコーダ１１６にてデコードされ、ステー
タス設定回路１１８及びＭＰＵ制御回路１２０へのコマ
ンド信号として用いられる。FIG. 2 shows a configuration common to the signal line drive IC. This signal line drive IC has the display data R
An AM 100, an MPU control circuit 120 for controlling read / write operation of display data in units of, for example, 1 byte with respect to the display data RAM 100,
100, for example, display data for 4 lines is read and controlled, and MLS (multi-line
LCD control circuit 130 enabling selection) drive
And In the bus line 111 inside the IC, / CS, A0, / RD, / WR, C8
6 and / RES are connected via the MPU interface 110. Further, to the bus line 100, D7 to D0 are further connected as bus connection terminals via an input / output circuit 112. Control data and display data input / output via the MPU interface 110 and the input / output circuit 112 can be held in the bus holder 114 via the bus line 111. The control data is decoded by the command decoder 116 and used as a command signal to the status setting circuit 118 and the MPU control circuit 120.

【００１４】ＭＰＵ制御回路１２０は、カラムアドレス
制御回路１２２及びＲＡＭ用Ｉ／Ｏバッファ１２４を制
御して、表示データを１バイト単位でＲＡＭ１００に対
してリード・ライトさせる。The MPU control circuit 120 controls the column address control circuit 122 and the RAM I / O buffer 124 to read / write display data from / to the RAM 100 in byte units.

【００１５】また、ＬＣＤ制御回路１３０は、外部端子
Ｇ／Ｄ、ＦＲ、ＣＬ、ＣＡ及びＭ／Ｓと接続され、か
つ、内部発振回路１５０と接続されている。このＬＣＤ
制御回路１３０は、ラッチ回路１３２、デコード回路１
３４を駆動制御して、４ライン分の表示データをＲＡＭ
１００より読み出し、液晶駆動回路１３６を介して、前
述の液晶表示パネル１０の信号線に、ＭＬＳ駆動用のデ
ータ信号を供給する。なお、ページ（ロウ）アドレス制
御回路１４０は、ページ（ロウ）アドレスデコーダを有
し、ＭＰＵ制御回路１２０及びＬＣＤ制御回路１３０の
一方からのページアドレスに基づいて、ＲＡＭ１００の
１本のワードラインをアクティブにする。The LCD control circuit 130 is connected to the external terminals G / D, FR, CL, CA, and M / S, and is connected to the internal oscillation circuit 150. This LCD
The control circuit 130 includes a latch circuit 132, a decode circuit 1
34, and display data for four lines is stored in RAM.
The data is read from 100 and a data signal for driving the MLS is supplied to the signal line of the liquid crystal display panel 10 via the liquid crystal drive circuit 136. The page (row) address control circuit 140 has a page (row) address decoder, and activates one word line of the RAM 100 based on a page address from one of the MPU control circuit 120 and the LCD control circuit 130. To

【００１６】上述の各端子の説明は下記の通りである。The description of each terminal described above is as follows.

【００１７】Ｄ７〜Ｄ０…８ビットの双方向性データバ
スで、８ビット又は１６ビットの標準的なＭＰＵのデー
タバスに接続される。D7 to D0 are 8-bit bidirectional data buses connected to an 8-bit or 16-bit standard MPU data bus.

【００１８】Ａ０…ＭＰＵのアドレスバスの最下位ビッ
トに接続され、入力が「０」の時にはＤ７〜Ｄ０が制御
データであることを示し、入力が「１」の時にはＤ７〜
Ｄ０が表示データであることを示す。A0... Connected to the least significant bit of the address bus of the MPU. When the input is "0", D7 to D0 indicate control data. When the input is "1", D7 to D0.
D0 indicates display data.

【００１９】／ＲＥＳ…リセット信号ＲＥＳの反転信号
が入力され、入力が「Ｌ」の時に初期設定される。/ RES: An inverted signal of the reset signal RES is input, and is initialized when the input is "L".

【００２０】／ＣＳ…チップセレクト信号ＣＳの反転信
号が入力される。/ CS: An inverted signal of the chip select signal CS is input.

【００２１】／ＲＤ、／ＷＲ、Ｃ８６…８０系ＭＰＵ接
続時と６８系ＭＰＵ接続時とで使い分けされる端子であ
り、リード、ライトタイミングなどを決定する信号が入
力される。/ RD, / WR, C86... These terminals are selectively used when the 80-system MPU is connected and when the 68-system MPU is connected, and a signal for determining a read / write timing or the like is input thereto.

【００２２】Ｍ／Ｓ…カスケード接続された複数の信号
線ドライブＩＣのマスター／スイレブ動作を選択する端
子である。信号線ドライブＩＣが１段目に使用される場
合がマスター動作であり、このときＭ／Ｓ端子＝Ｈとな
る。信号線ドライブＩＣが２段目以降に使用される場合
がスレイブ動作であり、このときＭ／Ｓ端子＝Ｌとな
る。信号線ドライブＩＣは、マスター動作の時に液晶表
示に必要な信号を出力し、スレイブ動作の時に液晶表示
に必要な信号を入力することで、液晶表示系の同期がと
られる。M / S: A terminal for selecting a master / slave operation of a plurality of cascade-connected signal line drive ICs. The case where the signal line drive IC is used in the first stage is the master operation, and at this time, the M / S terminal = H. The case where the signal line drive IC is used in the second and subsequent stages is a slave operation, and at this time, the M / S terminal = L. The signal line drive IC outputs a signal required for liquid crystal display during a master operation and inputs a signal required for liquid crystal display during a slave operation, thereby synchronizing the liquid crystal display system.

【００２３】ＣＬ…表示クロック入出力端子であり、マ
スター動作の時にクロックが出力され、スレイブ動作の
時にそのクロックが入力される。CL: Display clock input / output terminal. A clock is output during a master operation, and the clock is input during a slave operation.

【００２４】ＦＲ…液晶交流化信号の入出力端子であ
り、マスター動作の時に液晶交流化信号が出力され、ス
レイブ動作の時にその液晶交流化信号が入力される。FR: an input / output terminal for a liquid crystal alternating signal. A liquid crystal alternating signal is output during a master operation, and the liquid crystal alternating signal is input during a slave operation.

【００２５】ＣＡ…フレーム走査スタート信号の入出力
端子であり、マスター動作の時にフレーム走査スタート
信号が出力され、スレイブ動作の時にそのフレーム走査
スタート信号が入力される。CA: a frame scan start signal input / output terminal. A frame scan start signal is output during a master operation, and the frame scan start signal is input during a slave operation.

【００２６】Ｇ／Ｄ・・・階調表示と２値表示の切換制御
端子であり、本実施例においては、Ｇ／Ｄ端子＝Ｈで４
階調表示、Ｇ／Ｄ＝Ｌで２値表示である。G / D: A switching control terminal for switching between gradation display and binary display. In this embodiment, G / D terminal = H and 4
Gray scale display, binary display with G / D = L.

【００２７】ＯＳＣ１〜３…信号線ドライブＩＣが第１
段目に使用されるマスター動作の場合に、内部発振回路
１５０を動作させるための端子である。この場合、図１
に示すように抵抗ＲとキャパシタＣとから成る発振用外
付け回路５０が接続され、ｆ＝１／（２．２×Ｃ×Ｒ）
（Ｈｚ）のクロックがＣＬ端子より発振可能となる。信
号線ドライブＩＣが第２段目以降に使用されるスレイブ
動作の場合には、内部発振回路１５０は動作せず、上記
の周波数クロックがＣＬ端子より入力される。OSC1 to 3 ... The signal line drive IC is the first
This is a terminal for operating the internal oscillation circuit 150 in the case of a master operation used at the stage. In this case, FIG.
As shown in the figure, an external oscillation circuit 50 including a resistor R and a capacitor C is connected, and f = 1 / (2.2 × C × R)
(Hz) clock can be oscillated from the CL terminal. In the case of a slave operation in which the signal line drive IC is used in the second and subsequent stages, the internal oscillation circuit 150 does not operate, and the above-described frequency clock is input from the CL terminal.

【００２８】（ＲＡＭ及びその周辺回路の説明）まず、
２値表示の例を説明する。(Description of RAM and its peripheral circuits)
An example of binary display will be described.

【００２９】本実施例は、４ライン同時選択のＭＬＳ駆
動を実施するために、図３（Ａ）に示す液晶表示パネル
１０の３２０×２４０画素の表示アドレス空間に対し
て、一つの信号線ドライブＩＣ内のＲＡＭ１００のメモ
リアドレス空間が図３（Ｂ）に示す通りに異ならせてい
る。図３（Ｂ）のメモリアドレス空間は、ページ方向の
メモリセルの数が、２４０（本）÷８（ビット）＝３０
個であるのに対して、カラム方向のメモリセルの数は、
３２０（本）×８（ビット）÷２（ＩＣの数）＝１２８
０個となっている。なお、図３（Ｂ）のメモリアドレス
空間において、ページアドレスを［０，１，２…２９］
とする。図３（Ｂ）のカラム方向では、本実施例が１バ
イト単位でデータのリード・ライトを行うため、カラム
アドレスの数は、１２８０÷８＝１６０である。本実施
例では、第１段目の信号線ドライブＩＣ２２内のＲＡＭ
１００のカラムアドレスを［０，１，２，…１５９］と
する。第２段目の信号線ドライブＩＣ２４内のＲＡＭ１
００のカラムアドレスを［１６０，１６１，…３１９］
とする。なお、最大４個の信号線ドライブＩＣをカスケ
ード接続した場合には、カラムアドレス値の最大は［６
３９］となる。In this embodiment, one signal line drive is applied to a display address space of 320 × 240 pixels of the liquid crystal display panel 10 shown in FIG. The memory address space of the RAM 100 in the IC is different as shown in FIG. In the memory address space of FIG. 3B, the number of memory cells in the page direction is 240 (books) / 8 (bits) = 30.
Whereas the number of memory cells in the column direction is
320 (books) × 8 (bits) ÷ 2 (number of ICs) = 128
It is 0. In the memory address space of FIG. 3B, the page address is set to [0, 1, 2,... 29].
And In the column direction of FIG. 3B, since the present embodiment reads and writes data in units of 1 byte, the number of column addresses is 1280/8 = 160. In the present embodiment, the RAM in the first-stage signal line drive IC 22
The column address of 100 is [0, 1, 2, ... 159]. RAM 1 in second-stage signal line drive IC 24
The column address of 00 is [160, 161,... 319]
And When a maximum of four signal line drive ICs are cascaded, the maximum column address value is [6
39].

【００３０】図４は、ＲＡＭ１００及びその周辺回路の
回路図であり、３０本のワードラインＷＬ１〜ＷＬ３０
と、１２８０列のビット線対ＢＬ，／ＢＬにはそれぞれ
メモリセル１０２が接続されている。FIG. 4 is a circuit diagram of the RAM 100 and its peripheral circuits, and includes 30 word lines WL1 to WL30.
And the memory cells 102 are connected to the bit line pairs BL and / BL of 1280 columns, respectively.

【００３１】図２に示すＲＡＭ用Ｉ／Ｏバッファ１２４
に接続された１６本のバスラインは、図４に示すよう
に、それぞれのカラムスイッチ１０４を介して１２８０
列のビット線対ＢＬ，／ＢＬに接続されている。The RAM I / O buffer 124 shown in FIG.
16 are connected to 1280 via each column switch 104, as shown in FIG.
It is connected to the bit line pair BL, / BL of the column.

【００３２】図２に示すカラムアドレス制御回路１２２
は、図４に示す通り、一つのトランスファーゲート１０
６に接続された８つのカラムスイッチ１０４を同時にオ
ン・オフするための１６０個のカラムアドレスデコーダ
１２２Ａを有する。この各々のカラムアドレスデコーダ
１２２Ａは、ＭＰＵ系制御回路１２０からの１０ビット
のカラムアドレスと、２つの外部端子ＬＲ０，ＬＲ１の
２ビットの論理とをデコードして、８つのカラムスイッ
チ１０４を同時にオン・オフする。各々のカラムアドレ
スデコーダ１２２Ａは、マスクＲＯＭとして、各信号ド
ライブＩＣで共通となっているが、２つの外部端子ＬＲ
０，ＬＲ１の設定電位が信号ドライブＩＣ毎に変更され
ている。これにより、［０〜１５９］の各カラムアドレ
スを第１段目の信号ドライブＩＣ２２にてデコードで
き、［１６０〜３１９］の各カラムアドレスを第２段目
の信号ドライブＩＣ２４にてデコードできる。そして、
いずれか一つのカラムデコーダ１２２Ａから「Ｌ」が出
力されると、インバータ１０８の出力「Ｈ」と、カラム
コントロール信号（ＣＡＬＣＴＬ）の信号「Ｈ」とによ
り、一つのトランスファーゲート１０６がオンされ、そ
れに接続された８つのカラムスイッチ１０４が同時にオ
ンする。The column address control circuit 122 shown in FIG.
Represents one transfer gate 10 as shown in FIG.
It has 160 column address decoders 122A for simultaneously turning on and off the eight column switches 104 connected to 6. Each of the column address decoders 122A decodes the 10-bit column address from the MPU control circuit 120 and the 2-bit logic of the two external terminals LR0 and LR1, and simultaneously turns on the eight column switches 104. Turn off. Each column address decoder 122A is common to each signal drive IC as a mask ROM, but has two external terminals LR.
The set potentials of 0 and LR1 are changed for each signal drive IC. Thus, each column address of [0 to 159] can be decoded by the first-stage signal drive IC 22, and each column address of [160 to 319] can be decoded by the second-stage signal drive IC 24. And
When “L” is output from any one of the column decoders 122A, one transfer gate 106 is turned on by the output “H” of the inverter 108 and the signal “H” of the column control signal (CALCTL), and The connected eight column switches 104 are simultaneously turned on.

【００３３】図２に示すラッチ回路１３２は、図４に示
す通り、ラッチ信号ＳＥＬＲとその反転信号／ＳＥＬＲ
によってオン・オフされるスイッチ１３２Ａと、その出
力をラッチするラッチ用ゲート回路１３２Ｂとを有す
る。この構成により、ページアドレス制御回路１４０に
より例えば第１行目のワードラインＷＬ１がアクティブ
とされた場合には、ラッチ信号ＳＥＬＲがアクティブと
されることで、図３（Ａ）の表示アドレス空間上での第
１〜第４ラインに接続された画素データが同時にラッチ
される。同様に、ラッチ反転信号／ＳＥＬＲがアクティ
ブの時に、図３（Ａ）の表示アドレス空間上での第５〜
第８ラインに接続された画素データが同時にラッチされ
る。アクティブされるワードラインをページアドレス制
御回路１４０にて切り換えることで、全ワードラインに
接続されたメモリセル１０２のデータが、４ラインずつ
順次ラッチされることになる。The latch circuit 132 shown in FIG. 2 has a latch signal SELR and its inverted signal / SELR, as shown in FIG.
Switch 132A, which is turned on / off by a switch, and a latch gate circuit 132B for latching its output. With this configuration, for example, when the word line WL1 in the first row is activated by the page address control circuit 140, the latch signal SELR is activated, and thus the display address space in FIG. , The pixel data connected to the first to fourth lines are simultaneously latched. Similarly, when the latch inversion signal / SELR is active, the fifth to fifth signals in the display address space of FIG.
The pixel data connected to the eighth line is latched at the same time. By switching the activated word line by the page address control circuit 140, the data of the memory cells 102 connected to all the word lines are sequentially latched every four lines.

【００３４】図２に示すデコーダ回路１３４は、４ライ
ン同時選択のＭＬＳ駆動用の信号にデコードするもの
で、図４に示すＰＲ（デコードのプリチャージ信号）、
ＦＲ（液晶交流化信号）及びＦ１，Ｆ２（ＭＬＳパター
ンを区別するためのフィールド信号）に基づいてラッチ
出力をデコードする。The decoder circuit 134 shown in FIG. 2 decodes an MLS driving signal for simultaneously selecting four lines, and includes a PR (decoding precharge signal) shown in FIG.
The latch output is decoded based on FR (liquid crystal alternating signal) and F1 and F2 (field signals for distinguishing the MLS pattern).

【００３５】図２に示す液晶駆動回路１３６は、図４に
示すように、デコーダ回路１３４の出力と、各種電圧と
から、信号線に印加される信号電圧を決定する。The liquid crystal drive circuit 136 shown in FIG. 2 determines the signal voltage applied to the signal line from the output of the decoder circuit 134 and various voltages as shown in FIG.

【００３６】次に、４階調表示を行う際の画素の表示ア
ドレス空間と信号線ドライブ内のＲＡＭ１００のメモリ
アドレス空間との関係を説明する。本実施例において
は、４階調表示と２値表示がＧ／Ｄ端子設定により切換
可能である。４階調表示の場合、図３（Ａ）における画
素はそれぞれ２ビットのデータが対応する。具体的に言
えば、２値表示の場合データバスＤ［０：７］上の表示
データがａ１〜ｈ１に対応するのに対して、４階調表示
の場合、図５（Ａ）に示すようにａ１（ａ１Ｈ、ａ１
Ｌ）〜ｄ１（ｄ１Ｈ、ｄ１Ｌ）に対応する。また、この
時のメモリアドレス空間は図５（Ｂ）のようになる。本
実施例のカラムドライバは２値表示の場合、２４０ライ
ン分の表示メモリを有する。したがって、４階調表示を
行う場合は１２０ライン分ということになる。表示容量
が２分の１になるだけでその他は同じである。１画素を
表現する２ビットのデータが隣り合うように配置され
る。データの配置は、図４に示すようにＩＤ０とＩＤ
４、ＩＤ１とＩＤ５、ＩＤ２とＩＤ６、ＩＤ３とＩＤ７
が隣り合うように配置されているので、外部データバス
Ｄ［０：７］と内部データバスＩＤ［０：７］の対応関
係を２値表示と４階調表示で変更する必要があり、図２
の入出力回路内で行っている。図６にはデータの対応関
係の切換方法を示す。同図において、制御端子ＣＴＬ＝
Ｌの場合、ＡＮＤゲート３００、３０１の出力がＬとな
るため、クロックドインバータ群３１０、３１１は動作
せずフローティング状態となる。制御端子ＣＴＬ＝Ｈに
おいて、Ｇ／Ｄ＝Ｌ（２値表示）の場合、ＡＮＤゲート
３００の出力がＨとなり、クロックドゲート群３１０が
動作し、Ｇ／Ｄ＝Ｈ（４階調表示）の場合、ＡＮＤゲー
ト３０１の出力がＨとなり、クロックドゲート群３１１
が動作する。したがって、端子Ｇ／Ｄの設定に応じて、
上記の並び換えが実現できる。なお、この図は表示デー
タの書き込み部分のみを表したものであるが、読み出し
部分も同様な回路構成で実現できる。Next, the relationship between the display address space of the pixel and the memory address space of the RAM 100 in the signal line drive when performing 4-gradation display will be described. In the present embodiment, four gradation display and binary display can be switched by setting the G / D terminal. In the case of the 4-gradation display, each pixel in FIG. 3A corresponds to 2-bit data. Specifically, in the case of binary display, the display data on the data bus D [0: 7] corresponds to a1 to h1, whereas in the case of four gradation display, as shown in FIG. A1 (a1H, a1
L) to d1 (d1H, d1L). The memory address space at this time is as shown in FIG. In the case of binary display, the column driver of this embodiment has a display memory for 240 lines. Therefore, when performing four-gradation display, it corresponds to 120 lines. Others are the same except that the display capacity is reduced by half. Two bits of data representing one pixel are arranged adjacent to each other. As shown in FIG.
4, ID1 and ID5, ID2 and ID6, ID3 and ID7
Are arranged adjacent to each other, it is necessary to change the correspondence between the external data bus D [0: 7] and the internal data bus ID [0: 7] between binary display and four gradation display. 2
In the input / output circuit. FIG. 6 shows a method for switching the data correspondence. In the figure, the control terminal CTL =
In the case of L, the outputs of the AND gates 300 and 301 become L, so that the clocked inverter groups 310 and 311 do not operate and enter a floating state. When G / D = L (binary display) at the control terminal CTL = H, the output of the AND gate 300 becomes H, the clocked gate group 310 operates, and G / D = H (4 gradation display). In this case, the output of the AND gate 301 becomes H, and the clocked gate group 311
Works. Therefore, according to the setting of the terminal G / D,
The above rearrangement can be realized. Although FIG. 1 shows only a portion for writing display data, a portion for reading can be realized by a similar circuit configuration.

【００３７】（パルス幅変調方式による４階調表示の説
明）本実施例は、４ライン同時選択駆動を採用してい
る。２値表示の場合、液晶表示の１水平期間ごとに４ラ
インのデータを読み出し、出力電圧を決定している。図
３（Ｂ）からわかるように１つのページに対して８ライ
ン分のデータが対応しているので、ページは２水平期間
ごとに変化し、１水平期間ごとにはａ１〜ｄ１かｅ１〜
ｈ１の読み出し側を変化させる。具体的に言えば、ペー
ジアドレスが２水平期間ごとに遷移する間、前半の水平
期間で図４の／ＳＥＬＲに対応するＩＤ０〜ＩＤ３（２
値表示でのａ１〜ｄ１）が読みだされ、後半の水平期間
でＩＤ４〜ＩＤ７（２値表示でのｅ１〜ｈ１）が読みだ
されて出力電圧が決定される。(Explanation of Four-Grayscale Display by Pulse Width Modulation) This embodiment employs four-line simultaneous selection drive. In the case of binary display, four lines of data are read out every one horizontal period of the liquid crystal display, and the output voltage is determined. As can be seen from FIG. 3B, since eight lines of data correspond to one page, the page changes every two horizontal periods, and a1 to d1 or e1 to every one horizontal period.
The read side of h1 is changed. Specifically, while the page address changes every two horizontal periods, ID0 to ID3 (2) corresponding to / SELR in FIG.
A1 to d1) in the value display are read, and ID4 to ID7 (e1 to h1 in the binary display) are read in the latter half of the horizontal period to determine the output voltage.

【００３８】パルス幅変調による４階調表示の例を説明
する。４階調表示の場合、図５に示すように１画素が２
ビットの表示データを持つ。データバスＤ［０：７］上
で（Ｄ０、Ｄ１）、（Ｄ２、Ｄ３）、（Ｄ４、Ｄ５）、
（Ｄ６、Ｄ７）というペアで１画素データが構成されて
いる。この内、Ｄ０、Ｄ２、Ｄ４、Ｄ６は下位の階調の
重みを表し（図５で言えば、ａ１Ｌ、ｂ１Ｌ，ｃ１Ｌ，
ｄ１Ｌ）、Ｄ１、Ｄ３、Ｄ５、Ｄ７は上位の階調の重み
を表す（図５で言えば、ａ１Ｈ、ｂ１Ｈ、ｃ１Ｈ，ｄ１
Ｈ）。表示制御は、図７（Ｂ）に示すように１水平期間
を１：２に分割し（仮に短い期間をＦ期間、長い期間を
Ｓ期間とし、図示するようにＣＬパルスにＬＰとＬＰ２
を明記する）、Ｆ期間ではａ１Ｌ〜ｄ１Ｌの下位表示デ
ータで決定されるレベルを出力し、Ｓ期間ではａ１Ｈ〜
ｄ１Ｈの上位表示データで決定されるレベルを出力す
る。この制御は、表示ＲＡＭの読み出し方法を若干変更
するだけで２値表示のための回路構成をそのまま使用す
ることができる。即ち、Ｆ期間の出力に備えて、その以
前のＬＰ２から／ＳＥＬＲに対応するビットを読み出し
（デコードされた結果はＬＰでラッチされる）、Ｓ期間
の出力に備えて、その以前のＬＰからＳＥＬＲに対応す
るビットを読み出す（デコードされた結果はＬＰ２でラ
ッチされる）。／ＳＥＬＲとＳＥＬＲの切換は１水平期
間ごとに行われ、ページアドレスの遷移は１水平期間ご
とに行われる。説明をわかりやすくするため、図７
（Ａ）には２値表示の例も合わせて示してある。An example of four gradation display by pulse width modulation will be described. In the case of the 4-gradation display, as shown in FIG.
It has bit display data. (D0, D1), (D2, D3), (D4, D5), on the data bus D [0: 7].
One pixel data is composed of a pair (D6, D7). Among them, D0, D2, D4, and D6 represent the weights of lower gradations (in FIG. 5, a1L, b1L, c1L,
d1L), D1, D3, D5, and D7 represent the weights of the upper gradations (a1H, b1H, c1H, d1 in FIG. 5).
H). In the display control, one horizontal period is divided into 1: 2 as shown in FIG. 7B (provisionally, a short period is defined as an F period, and a long period is defined as an S period.
), The level determined by the lower display data of a1L to d1L is output in the F period, and a1H to
The level determined by the higher display data of d1H is output. In this control, the circuit configuration for binary display can be used as it is by slightly changing the reading method of the display RAM. That is, the bit corresponding to / SELR is read from the previous LP2 in preparation for the output in the F period (the decoded result is latched in LP), and the SELP is read from the previous LP in the S period in preparation for the output in the S period. (The decoded result is latched by LP2). The switching between / SELR and SELR is performed every horizontal period, and the transition of the page address is performed every horizontal period. For clarity of explanation, FIG.
(A) also shows an example of binary display.

【００３９】本実施例では、４階調表示で１２０ライン
分の表示メモリを有する場合を示したが、２４０ライン
表示を行う場合は、ページ方向に２倍のメモリを用意す
れば、簡単に実現できる。またその場合、２値表示では
４８０ラインが表示可能である。In this embodiment, the case where the display memory for 120 lines is provided for the 4-gradation display is shown. However, when the display for 240 lines is performed, it is easy to realize by preparing twice the memory in the page direction. it can. In that case, 480 lines can be displayed in the binary display.

【００４０】図７（Ｂ）に示すように、４階調表示の場
合、図示するようなＣＬ信号が必要である。この信号は
図２のＬＣＤ制御回路１３０内で行っている。即ち、通
常２値表示を行う際の３倍の周波数の発振を内部発振回
路１５０で発振させ（Ｃ、Ｒの定数変更により用意に設
定可能）、図８にこのＣＬ信号の発生回路を示す。図
中、端子ＣＬＫには内部発振回路で発生したデューティ
５０％の方形波が入力され、回路ブロック３２０により
ＣＬＫの立ち上がりタイミングでＤＥＬＡＹ回路のディ
レイ量の幅をもったパルスを発生させる。回路ブロック
３３０はＣＬＫ信号の立ち上がりエッジで動作する３進
カウンタである。この出力により３２０の出力パルスが
制御され、端子ＣＬには図７（Ｂ）におけるような波形
が出力される。As shown in FIG. 7B, in the case of four gradation display, a CL signal as shown is required. This signal is performed in the LCD control circuit 130 of FIG. That is, the internal oscillation circuit 150 oscillates the oscillation at a frequency three times that of the normal binary display (can be set easily by changing the constants of C and R), and FIG. 8 shows a circuit for generating this CL signal. In the figure, a square wave having a duty of 50% generated by an internal oscillation circuit is input to a terminal CLK, and a pulse having a width of the delay amount of the DELAY circuit is generated by the circuit block 320 at the rising edge of CLK. The circuit block 330 is a ternary counter that operates at the rising edge of the CLK signal. With this output, the output pulse of 320 is controlled, and a waveform as shown in FIG. 7B is output to the terminal CL.

【００４１】また、本実施例では１水平期間を１：２に
分割した例を示したが、単に１水平期間を３分割するこ
とで切換位置を決定するのではなく、１水平期間をより
多くの期間に分割することで切換位置を調整することが
できる。これにより、使用する液晶パネルの光学特性に
応じたより表示品位の高い階調表示が実現可能となる。
それには、内部発振の周波数を分割数倍で発生させ、分
周回路等をそれに対応したものにすればよい。分周回路
等は、図８の例から容易に類推できる。In this embodiment, one horizontal period is divided into 1: 2. However, the switching position is not determined simply by dividing one horizontal period into three parts. The switching position can be adjusted by dividing the period. As a result, it is possible to realize gradation display with higher display quality according to the optical characteristics of the liquid crystal panel used.
For this purpose, the frequency of the internal oscillation may be generated by the number of divisions, and the frequency dividing circuit and the like may be adapted to this. The frequency dividing circuit and the like can be easily analogized from the example of FIG.

【００４２】[0042]

【発明の効果】以上説明したように、走査電極駆動回
路、信号電極駆動回路からなりＬライン同時選択駆動法
による表示制御を行う液晶駆動装置において、信号電極
駆動回路が表示データ記憶用のフレームメモリおよび階
調表示制御手段を有し、該信号電極駆動回路のＲＡＭ構
成が、１セグメント出力の生成回路に２Ｌビットの表示
ＲＡＭを対応させる構成をとり、Ｌビットずつの読み出
し動作を行うことで、低消費電力であり、階調表示と表
示画素数２倍の２値表示が切換可能な液晶駆動が可能と
なる。As described above, in a liquid crystal driving device which comprises a scanning electrode driving circuit and a signal electrode driving circuit and performs display control by the L-line simultaneous selection driving method, the signal electrode driving circuit has a frame memory for storing display data. And a gradation display control means. The RAM configuration of the signal electrode drive circuit has a configuration in which a 2 L-bit display RAM is made to correspond to a 1-segment output generation circuit, and a read operation is performed for each L bits. A liquid crystal drive that has low power consumption and can switch between gray scale display and binary display with twice the number of display pixels can be performed.

【図面の簡単な説明】[Brief description of the drawings]

【図１】本発明を適用した液晶表示装置のブロック図で
ある。FIG. 1 is a block diagram of a liquid crystal display device to which the present invention is applied.

【図２】図１に示す信号線ドライバの構成を示すブロッ
ク図である。FIG. 2 is a block diagram showing a configuration of a signal line driver shown in FIG.

【図３】（Ａ）は図１の液晶表示パネルの２値表示にお
ける表示空間アドレスを示す概略説明図であり、（Ｂ）
は図１に示す信号線ドライブＩＣ内のＲＡＭの画素アド
レスを示す概略説明図である。3A is a schematic explanatory view showing a display space address in binary display of the liquid crystal display panel of FIG. 1, and FIG.
FIG. 2 is a schematic explanatory diagram showing pixel addresses of a RAM in the signal line drive IC shown in FIG.

【図４】図２に示すＲＡＭ及びその周辺回路を示す回路
図である。FIG. 4 is a circuit diagram showing a RAM and its peripheral circuits shown in FIG. 2;

【図５】（Ａ）は図１の液晶表示パネルの４階調表示に
おける表示空間アドレスを示す概略説明図であり、
（Ｂ）は図１に示す信号線ドライブＩＣ内のＲＡＭの画
素アドレスを示す概略説明図である。5A is a schematic explanatory view showing a display space address in the 4-gradation display of the liquid crystal display panel of FIG. 1, and FIG.
FIG. 2B is a schematic explanatory diagram showing pixel addresses of a RAM in the signal line drive IC shown in FIG.

【図６】データバスと内部バスとの対応関係切換回路で
ある。FIG. 6 is a circuit for switching the correspondence between a data bus and an internal bus.

【図７】（Ａ）は２値表示におけるＲＡＭの読み出しタ
イミングを示すタイミング図であり、（Ｂ）はパルス幅
変調による４階調表示におけるＲＡＭの読み出しタイミ
ングを示すタイミング図である。FIG. 7A is a timing chart showing a read timing of the RAM in binary display, and FIG. 7B is a timing chart showing a read timing of the RAM in 4-gradation display by pulse width modulation.

【図８】パルス幅変調による４階調表示におけるＣＬ発
生回路である。FIG. 8 is a CL generation circuit in 4-gradation display by pulse width modulation.

【符号の説明】[Explanation of symbols]

１０ 液晶表示パネル ２０ 信号線ドライバ ２２ 第１の信号線ドライブＩＣ ２４ 第２の信号線ドライブＩＣ ３０ 走査線ドライバ ３２、３４ 走査線ドライブＩＣ ４０ 電源回路 ５０ 発振用外付け回路 ６０ ＭＰＵ １００ 表示データＲＡＭ １０２ メモリセル １０４ カラムスイッチ １０６ トランスファーゲート １０８ インバータ １１０ ＭＰＵインターフェース １１１ バスライン １１２ 入出力回路 １１４ バスホールダ １１６ コマンドデコーダ １１８ ステータス設定回路 １２０ ＭＰＵ制御回路 １２０Ａ クロックコントロール回路 １２２ カラムアドレス制御回路 １２２Ａ カラムアドレスデコーダ １２３Ａ カラムアドレスデコーダ回路 １２３Ｂ カラムアドレスカウンタ回路 １２４ Ｉ／Ｏバッファ １３０ ＬＣＤ制御回路 １３２ ラッチ回路 １３４ デコード回路 １３６ 液晶駆動回路 １４０ ページアドレス制御回路 １４０Ａ ページ（ロウ）アドレスデコーダ回路 １４０Ｂ ページアドレスカウンタ回路 １５０ 内部発振回路 ２００ モニタ回路 ２０２ Ｎ型トランジスタ ２０４ 共通接続線 ２０６ モニタ用インバータ ２１０ プリチャージ回路 ２１２ トランスファーゲート ２１４，２１６ Ｐ型トランジスタ ３００、３０１ アンドゲート ３１０、３１１ クロックドインバータ ３２０ パルス発生回路 ３３０ ＣＬＫカウンタ回路 ３４０ アンドゲート DESCRIPTION OF SYMBOLS 10 Liquid crystal display panel 20 Signal line driver 22 1st signal line drive IC 24 2nd signal line drive IC 30 Scan line driver 32, 34 Scan line drive IC 40 Power supply circuit 50 Oscillation external circuit 60 MPU 100 Display data RAM 102 memory cell 104 column switch 106 transfer gate 108 inverter 110 MPU interface 111 bus line 112 input / output circuit 114 bus holder 116 command decoder 118 status setting circuit 120 MPU control circuit 120A clock control circuit 122 column address control circuit 122A column address decoder 123A column address Decoder circuit 123B Column address counter circuit 124 I / O buffer 130 LCD control circuit 132 Switch circuit 134 decode circuit 136 liquid crystal drive circuit 140 page address control circuit 140A page (row) address decoder circuit 140B page address counter circuit 150 internal oscillation circuit 200 monitor circuit 202 N-type transistor 204 common connection line 206 monitoring inverter 210 precharge Circuit 212 Transfer gate 214,216 P-type transistor 300,301 AND gate 310,311 Clocked inverter 320 Pulse generation circuit 330 CLK counter circuit 340 AND gate

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 ＦＩ Ｇ０９Ｇ 3/20 ６３１ Ｇ０９Ｇ 3/20 ６３１Ａ ６４１ ６４１Ａ ──────────────────────────────────────────────────の Continued on the front page (51) Int.Cl. ⁶ Identification code FI G09G 3/20 631 G09G 3/20 631A 641 641A

Claims (7)

【特許請求の範囲】[Claims] 【請求項１】走査電極駆動回路、信号電極駆動回路から
なり複数ライン同時選択駆動法による表示制御を行う液
晶駆動装置において、信号電極駆動回路が表示データ記
憶用のフレームメモリおよび階調表示制御手段を有する
ことを特徴とする液晶駆動装置。1. A liquid crystal driving device comprising a scanning electrode driving circuit and a signal electrode driving circuit and performing display control by a multiple line simultaneous selection driving method, wherein the signal electrode driving circuit comprises a frame memory for storing display data and gradation display control means. A liquid crystal driving device comprising: 【請求項２】請求項１記載の液晶駆動装置は２のｍ乗の
階調数を有し、１画素の表示データはｍビットからなる
ことを特徴とする液晶駆動装置。2. The liquid crystal driving device according to claim 1, wherein the number of gradations is 2 m and the display data of one pixel is composed of m bits. 【請求項３】請求項１記載の液晶駆動装置の信号電極駆
動回路においては、同時選択ライン数をＬとすると、１
セグメント出力を生成する処理回路に２Ｌビットの表示
ＲＡＭを対応させる構成をとり、液晶駆動信号決定のた
めのＲＡＭ読み出し動作を行う際は、Ｌビットずつ読み
出すことを特徴とする信号電極駆動回路。3. The signal electrode driving circuit according to claim 1, wherein the number of simultaneously selected lines is L, and
A signal electrode drive circuit having a configuration in which a 2 L-bit display RAM is made to correspond to a processing circuit for generating a segment output, and reading out L bits at a time when performing a RAM read operation for determining a liquid crystal drive signal. 【請求項４】請求項１記載の液晶駆動装置は階調表示制
御手段を有することを特徴とする液晶駆動装置。4. The liquid crystal driving device according to claim 1, further comprising a gradation display control means. 【請求項５】請求項４記載の液晶駆動装置はパルス幅変
調による階調表示制御を行うことを特徴とする液晶駆動
装置。5. A liquid crystal driving device according to claim 4, wherein said liquid crystal driving device performs gradation display control by pulse width modulation. 【請求項６】請求項５記載の液晶駆動装置はパルス幅の
長さが可変であることを特徴とする液晶駆動装置。6. A liquid crystal driving device according to claim 5, wherein the length of the pulse width is variable. 【請求項７】請求項１記載の液晶駆動回路は２のｍ乗の
階調表示と２値表示が切り替え可能で、２値表示の際は
階調表示での最大ライン数のｍ倍のライン数の表示が可
能であることを特徴とする液晶駆動装置。7. The liquid crystal driving circuit according to claim 1, wherein the display can be switched between 2 m power gradation display and binary display, and in the case of binary display, the number of lines is m times the maximum number of lines in gradation display. A liquid crystal drive device capable of displaying numbers.